Использую Matlab_simulink_System_generator в проекте тактовый сигнал устанавливается Xilinx_System_Generator, не понятно как в Black Box подключить,добавить сигнал clk от Xilinx_System_Generator в vhdl-код используемом в Black Box?

Начните с готовых примеров входящих в пакет. C:\Xilinx\13.2\ISE_DS\ISE\sysgen\examples\black_box\example1. Клок в симулинке для блэк бокса будет такой какой поступает ему на вход. Как кстати у всех симулинк System generator блоков. Вы не заметили что у триггеров или фильтров не входов клока???
Кстати не вижу повода вообще применять VHDL блоки. Зачем они нужны???Они медленнее и капризнее . Практически все есть в готовых блоках.
И еще можно писать на м языке. Почти всё.

Может Xilinx_System_Generator заменить внешним тактовым сигналом генерируемом Simulinkom:
simulink -> HDL Cosimulation -> Clocks ->Full HDL Name{Xilinx_System_Generator}+Enge{Rising}+Period{xxxps}.
Этот сигнал даже ненужно подводить к HDL Cosimulation. Это будет глобальный тактовый сигнал. Кстати у цифровых фильтров должен быть тактовый вход поскольку это позволяет при правилльном проектировании фильтра получить экономию логических ключей в: Sampl / Clocks (раз).

Какие клоки у цифровых фильтров, каких ???? Ничего не должен быть. FIR Complier 5.0. по умолчанию стоит Hardware Oversampling Specification - Maximum possible. Все экономится без Вас - автоматом. Вход у фильтра - только данные. Может Вы про старые DA FIR - так там тоже внутри Hardware Oversampling просто указать.
Делаю кучу проектов в System Generator - нигде клока нет. Разбирайтесь....

Давно использовал поэтому не поленился и открыл Fir Compiler 5.0 и вижу в Hardware Oversampling Specification лищь два варианта для входа CLK: Select format:{Frequency Specification || Sample period} и ничего более. Видимо не тот у меня инструмент. Хотя если подумать то без тактового сигнала впринципе обойтись невозможно. Если в качестве этого сигнала будем использовать Input Sampling Frequency то все вентили будем использовать не эффективно - идин раз за выборку. Поэтому, тактовый сигнал быть обязан и конкретным, даже если система генерит его автоматически ведь от его величины зависит электрическая схема фильтра и она создается один раз.

Ничего не понятно. Какието Ваши измышления. Картинку прикрепил про генератор. Все давно придумано до Вас . Все автоматически.
Если бы я делал такие заявления про эффективность, но ничего не делал сам. Или давно гдето был.
Нарисуйте пример c fir 5.0 ну на 10 отводов. Поставьте на вход ему синус с частотой 10 МГц. Частоту тактов в символе System generator выберите 100 Мгц.
Скомпилите проект и узнайте сколько умножителей в фильтре получилось. И только потом напишите про ЭФФЕктивность.

У меня другой инструмент. Вот картинки на FIR по старому проекту (Конвертор DDC), который прогонялся через Simulinc-Modelsim и модель конвертора работала.

Все понятно. Вы используете для проектирования в System Generatore обычные блоки Xilinx Core generatora. Интересно - а зачем тогда есть библиотека готовых блоков
в Xilinx System Generatore???? Ваше мнение ??
Они же прямо в библиотеке , фильтры ,fft и ............. Но Вы ее почемуто не используете.

Проблем в Вашем случае со стыковкой, вставкой. Впрочем есть желание .
На вкус и цвет разные фломастеры.

Теперь я понял что шел другим путем. Xilinx Core generator я не использовал в связи с отсутствием опыта и в связи с тем, что были ядра, которые меня устраивали. Как я понял Xilinx Core generator позволяет быстро решать сложные задачи не заморачиваясь на изучение всяких verilogov и прочих частностей, а делая что то типа дизайна. Плюс этого метода, как пишут в документации, это 1000 кратное ускорение при моделировании. Видимо при моделировании в Simulince того же FIR фильтра вертится не hdl файл, а просто математическая модель (здесь не нужен сигналCLK), что обеспечивает такую большую скорость моделирования. При моем, обратном подходе, моделируется hdl файл посредством подключенного Modelsima то есть вентили, а это очень долго. Для получения одной точки амплитуд. частот. характ. DDC конвертора приходилось ждать около 30 минут. Тач что если будут новые задачи то Xilinx Core generator нужно опробовать и выяснить насколько эффективным получается результат в плане ресурсов кристалла а вот скорость разработки и моделирования точно лучше.

Там вкусностей до фига . Можно моделировать прямо в железе в среде simulink (HDL cosimulation). Генераторы вызывают оптимизированные xilinx корки.
Вообще для ЦОС - все супер. Начинайте с примерчиков.