Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Формулы в Constrain Manager
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Cadence
Ant_m
Пользуется ли кто нибудь формулами для задания ограничений цепей?
Вижу что есть такая возможность, но вот никак не могу придумать ни одного случая, чтобы их использовать.

Если можно, то дайте пожалуйста несколько примеров для чего их использовать. 1111493779.gif
vitan
Посмотрите в менторовском разделе, там этим народ вовсю развлекается. DDR выравнивают по-всякому и т.п....
Uree
Я как-то думал, каким образом "пришить" к констрейнам формулы, но так и не придумал. А задача вроде бы была - нужно было выравнивать длины цепей суммарные, до и после микросхемы. Но как это сделать, так и не понял...
Ant_m
Цитата(vitan @ Oct 19 2011, 21:55) *
Посмотрите в менторовском разделе, там этим народ вовсю развлекается. DDR выравнивают по-всякому и т.п....

Хм, я вот прям сейчас делаю проект с DDR3... Пока хватает штатных средств:
  • Relative propagation delay
  • Min\max propagation delay
  • Total etch length.

И то, последние два ограничения, по факту, не требуется - ну не буду я вести линию DDR3 на 20см...

Цитата(Uree @ Oct 19 2011, 23:10) *
А задача вроде бы была - нужно было выравнивать длины цепей суммарные, до и после микросхемы. Но как это сделать, так и не понял...

Кажется эта задача решается с помощью Relative propagation delay только Scope должен быть Local.
vitan
Цитата(Ant_m @ Oct 20 2011, 09:43) *
Хм, я вот прям сейчас делаю проект с DDR3... Пока хватает штатных средств:

Я в подробности не вдавался, нету времени, просто так интересуюсь. Там, вроде, это используется, когда разведено по топологии в форме буквы Т, и при этом надо выдерживать сумму всех плечей в нужных рамках при органичениях на отдельные плечи... Дальше врать не буду. sm.gif
Uree
Да на самом деле и в случае Т-топологии не используется, потому как не нужно. Просто группы определяются как корпус-корпус, а где будет точка разветвления не так и важно.
DAV
А как учитывается задержка в переходных отверстиях. Иногда этой величиной нельзя пренебрегать.
vitan
Цитата(DAV @ Oct 20 2011, 13:39) *
А как учитывается задержка в переходных отверстиях. Иногда этой величиной нельзя пренебрегать.

Эта задержка статична, ее можно было учитывать и без формул еще со стародавних времен.
DAV
Конечно можно ручками, а хочется машиной.
Uree
Help Вам в помощь: "Using Z Axis Delay".
Вот только учет длины переходных куда менее важен, нежели учет длинн на кристалле. Там разница в длинах может быть в районе 10мм, чего на переходных никогда не получишь.
Ant_m
Добавлю:
При расчетах( crosstalk, reflection, SSN) используется модели переходных отверстий. Модели извлекаются из платы, и некоторые характеристики можно изменять. Это делается в Analize -> Preferences -> InterconnectModels кнопка via model...
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.