Доброго времени суток,

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

Заранее, спасибо всем

Тут надо определится - сколько девайсов нужно, 45 или 10000, это совершенно разные пути.
Для 10к чипов ваших 150к$(10к*15$) не хватит даже на изготовление набора масок на 130нм и ниже, а по толстым техпроцессам - не факт что будет нужное ускорение/влезет схема с приемлемым выходом.
Если участвовать в MPW (аналогично вашему примеру с eASIC) - то 15$ на чип не получится, от 100-200$/чип и выше в зависимости от жадности и техпроцесса.

Вот если на 100к чипов ориентироваться, возможностей становится больше.

Самим проектировать - софт до 1 млн $ на рабочее место, или заказывать - но тут опять же за дешево никто не сделает.

В общем, денег нужно много.

Начинать надо с имеющегося описания проекта на HDL.
Насколько оно синтезабельное на базе SCL возможного производителя?
Если описание есть только в ячейках FPGA и их соединений, то пути 3 (или):
1. Отдаться полностью сервису Ксайлинксов и производить ASIC только через них. Не знаю точно, есть у них такая услуга? И есть ли такая услуга для больших тиражей?
2. Переписать HDL в поведенческом виде, для возможности синтеза схемы\топологии на любой подходящей стандартной библиотеке ячеек.
3. Взяв за основу библиотеку стандартных ячеек выбранного производителя и перелопатить её (по сути, разработать заново) по принципу полной эквивалентности ячейкам Spartan6 LXT150 FPGA. Потом подставить ссылку на эту новую либу при синтезе\трассировке топологии из имеющегося структурного HDL.

Девайсов нужно 10000. Я так думал, что eASIC предлагает весь НРЕ сделать в пределах этих самых $45k, а потом можно пытаться штамповать девайсы пачками. Собственно на это и был весь расчет. Я ошибся?


Есть вариант дизайна на чистом VHDL совершенно без примесей платформенно зависимых элементов самого Spartan6. Есть и результат ручной оптимизации/выпиливания под его архитектуру, однако приемлемой частоты все равно достичь не удалось. Очень бедные роутинговые ресурсы внутри кристалла.

Вариант 1 не подходит по умолчанию. Их Easy-Path это все тот-же Spartan6 с жестко загруженной прошивкой - дорогое и неэффективное решение. А еще очень прожорливое по мощности. Вариант 3 тоже сомнителен из-за отсутствия необходимых навыков да и нет необходимости эмулировать Spartan в ASICe. Думаю, что существующее описание должно неплохо подойти для варианта 2.

Собственно, осталось понять как наиболее эффективно получить желаемый результат в железе с минимальной стоимостью чипа и минимальной стоимостью НРЕ.


Может кто может поделиться тулзами для eASIC? Там дают тулзы на покататься на 30 дней, запрашивать уже начали, но похоже, что получим мы их совсем не скоро. А решение хотелось бы принять уже сейчас. Может наш дизайн окажется трудно совместим с eASIC, поскольку создает очень серьезную нагрузку на роутинг между элементами дизайна.

BarsMonster, а откуда такая оценка по стоимости? Если eASIC делает 45 чипов за $45k, то не в убыток же себе они их делают?

Нет, работают конечно не в убыток. В eASIC меняется обычно только 1 маска, но т.к. это прототипирование - то на ней много-много заказчиков, и соответственно на готовой пластине микросхемы для кучи заказчиков.
Тестовую серию вы действительно получаете по 1000$ за 1 чип, но чтобы запустить "большую" серию - нужны существенно большие деньги на печать новой маски только для вас. И для 45нм это уже далеко не 100к $.

Если печатать с этой маски с прототипами - придется отдавать по 3к$ (грубая оценка печати целой пластины) за каждые 45 чипов, и "бесплатно" будут печататься тысячи чипов других заказчиков, которые придется выбросить.

Спасибо за консультацию, какая-то совсем нерадостная картина получается Ладно, подождем ответов от eASIC, может не все так плохо окажется

В любом случае - результаты - в студию )

Да, пжл. отпишитесь получилось ли с ними связаться и как, тоже пробовал-глухо.

Слишком судные данные для советов, и в любом случае такого рода проекты не решаются через форум. Берете список отечественных контор связанных с разработкой микросхем созваниваетесь, приезжаете знакомитесь, собираете их отзывы, свое мнение составляете - а потом решаете что и как делать.

P/S/ Попробуйте придумать какое нибуть другое функциональное назначение, "крипто-сопроцессор" в каких нибуть накладных - это 100% остановка на таможне.

такое количество как 10000 наверно дешевле всего через конторы типа http://www.europractice-ic.com http://www.mosis.com/ и т.п.
насколько я понимаю, это не TSMC, то есть если принесете им GDS-ы и скажете "нарисовали руками", то никто лицензии на софтверные тулзы спрашивать не будет, то есть тут можно сэкономить

я бы рекомендовал процесс (flow) такой - синтезируете и проверяете работу нетлиста, а размещение и трассировку отдаете специально обученным людям (но импортные люди возьмут за это хорошо денег, а с нашими я не работал - не знаю)

если на спартане получено 250МГц, то пути достаточно короткие и хватит 90нм или даже 130нм для 450МГц
то есть проект не безумный, можно пытаться рыть. (хотя в 15$ за штуку сильно сомневаюсь)

сам я с MPW не работал, но с 45нм работал и сразу говорю - связываться не нужно

----------------

а синтез и симуляция для АЗИКа весьма мало отличаются от ПЛИС

Доброго времени суток,

Ну что, ответ от eASIC я получил. Они хотят денег за подготовку, после продают чипы сравнительно дешево, по той цене, о которой мы договоримся с ними в момент начала работ. После фазы НРЕ заказывать чипы можно любыми партиями, количество в 10к за год для них вполне нормальное. На выбор предлагаются два решения - 90нм и 45нм. Подготовка на 45нм существено дороже. Контора обладает своими тулзами для разработки. Сами чипы чем-то напоминают однократно программируемые FPGA - роутинг и настройка лютов осуществляется однократным прожиганием переходных отверстий в нужных местах. По скоростям обещают 500МГц.

Дальше собираемся работать в двух направлениях - первое, попробуем прикинуть стоимость разработки и производства с честным Structured ASIC по какому-нибудь сравнительно "толстому" тех-процессу с самым простым возможным корпусом, второе - продолжим разговаривать с eASIC. К сожалению, у подходящих по размеру eASIC-ов очень большие BGA-шные корпуса, а я слышал, что именно корпус является самой дорогой частью в готовой микросхеме. Может получиться, что Structured ASIC по "толстому" тех-процессу в результате окажется дешевле

BTW, с eASIC тех-процесс выбирают они сами. Если нам по ресурсам подойдет только 45нм nExtreme2 - придется работать с 45нм nExtreme2. Логику из устройства выкинуть не получится.

Так вопрос цены подготовки - он самый важный :-) Сколько примерно ? )

Немножко чрезмерно оптимистично.

К сожалению с некоторой задержкой (фактически только сегодня) увидел эту тему... Внесу небольшую лепту (пару абзацев) в обсуждение на основе имеющегося опыта. Возможно кому-то будет полезно.

Во-первых, лет пять назад пришлось решать задачу замены быстрого ПЛИСа от Xilinx (сделанного по КМОП 90нм) на заказной чип по КМОП технологии 0,35 мкм. Результаты исследований на конкретном цифровом проекте показали лучшие параметры заказного варианта. Так, по быстродействию выигрыш был примерно в 1,5 раза. (Следует конечно помнить, что результат будет сильно зависим от типа схемы.)

Во-вторых, сегодня современные ПЛИСы могут работать с внешними тактовыми частотами 200-300 МГц (м.б. даже выше), в то время как заказные технологии (уровня 45-180 нм) с внутренней логикой, тактируемой в 1,0-1,5 ГГц (м.б. даже выше). Вместе с тем для последних важно решить вопросы создания (или использования стандартных IP) интерфейсов, которые в основном и будут определять быстродействие. С переходом на нанометровые технологии ограничивающим фактором становятся большие утечки, а для "старых" технологий (например 180-350 нм) потребляемая мощность. Экономика при мелкосерийном производстве (не путать с прототипированием!), как правило, на порядок оказывается лучше у заказных чипов, чем у ПЛИС. (Если конечно забыть, что есть шанс "запороть партию" заказных из-за ошибок при проектировании или процесса изготовления).

Возможно кто-то тоже думаэт о конверсии FPGA-to-ASIC и прочитает этот пост.

Учтите один момент!
Как Вы собираетесь чип проверять при производстве?
А как Вы будете анализировать отказавшие в звказчиков чипы?
А скорости выводов достаточно для проверки быстрой цифры?

Конечно, Ваше конкретное приложение может и не иметь никаких требований к гаранти работоспособности чипа, скорости тестирования и анализа отказов, но подумать про внедрение DFT (Design For Test) структур стоит. Как минимум надо чётко знать что это, как и зачем делается.

Особенно важно внедрить необходимые структуры для дебага чипа (DFB - Design For Debug).
Такие вещи надо на уровне RTL внедрять, осцилографом ведь не залезеш....

Конечно, Ваш сторонний розработчик делающий конверсию RTL-to-GDS может сделать автоматический DFT, но требования надо обговорить.

Вот и у меня задача конверсии FPGA в заказной чип. Проект выполнен на a3p125 фирмы Actel в VHDL и Verilog форматах. Занимает 50% объёма. Вопрос об изготовлении пока не стоит. Только проект, например для MOSIS/TSMC. Кто бы мог сделать эту работу и сколько бы это стоило?

Вопрос в подробностях. Опишите их, может, кто и подтянется.

Да я готов описать, но не знаю, какие подробности в данном случае необходимы. Пожалуйста, подскажите.

Ну, представьте себя на месте ASIC-дизайнера. Что ему нужно знать?
Синтезабельность кода.
Размер схемы в гейтах (например, в двухвходовках).
Требования по скорости, потреблению, (стойкости?).
Что это, вообще, такое - насколько регулярная структура.
Нужна ли память и какая.
Какие интерфейсы нужны.
Корпус какой нужен.
Что с тестированием чипа?
Приемка как планируется.
Как видите взаимодействие и орг. вопросы с разработчиком.

И т.д.

Чем детальнее поставите задачу, тем конкретнее будут ответы.

Относительно структуры микросхемы, то, как мне кажется, ответы на соответствующие вопросы можно получить, раскрыв проект в IDE Libero. В этой программе он был создан, она бесплатная. Комплект файлов в формате v и vhd могу представить.
По поводу скорости понятно, что чем выше, тем лучше, но хотелось бы знать, чего это будет стоить. Аналогично, о потреблении, только наоборот: чем ниже, тем лучше.
Об изготовлении чипа речь не идёт. Методика проверки готового проекта (это для приёмки) должна быть предложена разработчиком и согласована с заказчиком (мною).
Орг. вопросы будем решать с исполнителем, если таковой найдётся.
Спасибо.

Не, ну вот Вы как считаете - сейчас люди должны дружно ставить IDE Libero и разбирать "по косточкам" Ваш проект? Извините, но оценка работы - это тоже работа. Хотя бы основные исходные данные\описания Вам предоставить необходимо. Угадывать исходные идеи, мысли и тест-векторы по исходникам - это к волшебникам. Да даже то, почему об изготовлении чипа речь не идет - тоже важно. Странная работа "в стол" не особенно вдохновляет на "подвиги".
Пардон, ничего личного, джаст бизнес.

Устройство это – синтезатор частоты. Подробности можно узнать на этом же форуме в разделе «Аналоговая и цифровая техника, прикладная электроника > RF&Microwave Design». Там моя тема “A new concept in Frequency Synthesis”, 16 страниц.
Объём проекта в FPGA составляет примерно 62k (в гейтах). Об изготовлении - так это только то, что проект должен быть выполнен в формате под одну из технологий MOSIS/TSMC.

http://electronix.ru/forum/index.php?showtopic=85660

Понятно более-менее.
Речь, по сути, идет о RF MIX ASIC с большущим креном именно в аналог ВЧ.
Цифра в вашем FPGA отступает на второй план.
Большая работа.
Я сейчас окунаться не стану, пардон.

Может, здесь найдёте общий язык:
http://milandr.ru/index.php?mact=Products,...nt01returnid=68

Эта тематика у них представлена в серии 1508, как минимум. И с заказчиками таких штучек они, вероятно, в контакте.

Удачи!

Не совсем так. Понятно, что результат будет зависеть, практически полностью, от аналоговой части, т.е. от ЦАП. Но эту работу в Analog Devices ведёт некто David Crook, признанный лидер в разработках синтезаторов DDS, где так же главное – ЦАП. Т.е. проблем в этой части проекта нет. А вот с цифровой частью – суть то, что находится у нас в FPGA – получается неприятность. Работа неплановая, и ему надо уговорить «цифровиков» сделать эту часть помимо их прямых обязанностей. Процесс может затянуться надолго. Вот я и подумал, а не проще ли будет найти специалистов у нас. У Дэвида есть собственный бюджет, которым он распоряжается по своему усмотрению. Для меня сейчас главное – выяснить, возьмётся ли кто-либо из наших сделать эту работу и за какие деньги. Тогда я предложу этот вариант Дэвиду. Тут ведь есть не только возможность случайного заработка, но и перспектива сотрудничества с ADI в их разработках.

Хотелось бы узнать порядок частот хотя бы.
Нужно только синтезировать или топологию тоже сделать?
Под какие тех. нормы нужно синтезировать схему? Будет ли предоставлена цифровая библиотека для синтеза или самим с фабрикой договариваться нужно?

В проекте FPGA тактовые частоты около 200 МГц.
В заказном чипе хотелось бы получить порядка 1 ГГц.
Топологию нужно сделать.
О библиотеке я уточню в ADI.

в либеро (вернее в дизайнере) можно кликнуть tools/report/status получившийся файл можно выложить сюда
v и vhd это все-таки интелектуальная собственность, так запросто их раздавать......

но судя по тому что либеро бесплатный, значит используете очень маленькую ПЛИС
ну и 200МГц, это на ProaASIC3? мне верится с трудом, по моим ощущениям, это чисто регистр-регистр, без всякой логики да и то сомневаюсь

у Актела ПЛИСы не особо популярны в широких массах, да и структура у них нетиповая. поэтому так оценить вряд ли что-то удасться.
но впечатление, что по меркам АЗИКа цифровая часть ничтожна

--------

upd: читал снизу вверх, поэтому пропустил "Проект выполнен на a3p125 фирмы Actel". но понял верно и про 200МГц все-таки как-то неожидано

Позвольте уточнить пару моментов:

1) Я правильно понял, что Analog Devices полностью делает аналоговую часть?
Если да - то под какую технологию?
1ГГц это гдето уже 90нм ....
Соотв. нужни библиотеки поддерживающие продвинутый STA (cross talk, IR drop etc.). Это есть?

2) Розмер цифры в тригерах?
Я так понимаю, около 3000?

3) Сколько пинов в корпусе?

4) Требования к тестовому оборудованию: какой тестовый интерфейс надо (JTAG?), на каком оборудовании тестируем (формат файлов для теста....)

5) Используются ли памяти FPGA? Если да, то есть ли готовые ASIC MEMORY IP для Вашей технологии?

6) Сколько есть времени?

7) Можете ли Вы предоставить лицензионные тулзы (Cadence SOC Encounter напр.)?

В Либеро этот report не в status а в timer. Прилагаю. Тактовые частоты FR и FC (опора и сигнал). Прилагаю также тот же report, но переведенный в формат doc, чтобы легче увидеть, что указанные тактовые частоты и есть порядка 200 МГц, там я эти места выделил жирным и красным.
Программа Либеро бесплатная независимо от объёма FPGA.
Что касается ничтожности цифровой части, то это идёт в плюс предлагаемой структуре. Спасибо за высокую оценку.
PS: В формате rpt файл не загружается.

Да, ADI полностью делает аналоговую часть, если не весь проект в целом. Похоже, что Вы правы, - это где-то 90 nm. До этого они моделировали под технологию 0.25 um и при тактовых частотах порядка 300 МГц получали, на модели, вполне приличные результаты. Но это было 10 лет назад, а ведь прогресс… Про библиотеки ничего не знаю. Надо выяснять у ADI. Тут я должен сказать, что вышел на этот форум по своей инициативе, чтобы выяснить, возможно ли в принципе сделать эту работу у нас, а уж потом предложить такой вариант ADI. Так что пока вообще неизвестно, согласятся ли они на это.

В триггерах не знаю, в гейтах – 62k.

Пинов – 24.

Не знаю. Опять-таки надо выяснять.

Нет, память не используется.

Определённого срока нет, чем скорее, тем лучше.

Надо выяснять.

Какой Вы загадочный, оказывается.
Это серьёзно меняет расклад.
Узнавайте, дадут ли ADI стороннему разработчику PDK на выбранный (у себя) техпроцесс. Под NDA.
Можно даже без SCL, её можно нарисовать под тот базис, который Вы использовали в своем проекте.
Он, насколько я догадался, структурный и не синтезабельный. А при таком подходе можно будет сделать подстановку новых ячеек вместо фпга-шных и синтезировать топологию.
Если дадут, то можно подумать еще раз.

ПС. Если я, конечно, правильно понял, и Ваш Дэвид делает аналоговую часть. А "наш разработчик" сделает цифровой модуль как IP в чип Дэвида.

Вы правильно поняли.


Кажется, вопросов я получил достаточно, чтобы обратиться к ADI с предложением. Не хватает только ответа на мой вопрос: сколько работа будет стоить? Существенно ли дешевле у НАС, чем у НИХ? Может ли кто-нибудь назвать конкретную цифру? Желательно также знать примерный срок исполнения, естественно, после подписания NDA и получения от ADI всех необходимых материалов для разработки.

"Не хватает только ответа на мой вопрос: сколько работа будет стоить?" - к сожалению по столь общему описанию проекта трудно дать такой ответ....
Не ясно, нужно сделать хард IP (GDS2 или DEF) для Вашего синтезатора или и всё остальное то-же....

---------

Всё остальное может включать:
- тест интерфейс совместимый с неуказанными требованиями ADI, тест контроллер для дебага и производственного тестирования аналога, EEPROM для тримирования аналога и.т.п.....
- в 24-х пиновом корпусе никто отдельно не выделит 4 пина на JTAG. Не любой интерфейс можна прикрутить к ATPG тулзе (типа TetraMAX или Test Encounter).....

Я-бы такое сделал месяцев за 3-6...
Это что касается front end (RTL)

----------

По back end (SP&R)
- Технология не известна. Тут аналог определяет....
- timing constraints в формате SDC , как я понимаю нет... Ну будем надеятся что дизай чисто синхронный раз в FPGA влез....
- Надо либо тулзы предоставить (Cadence или Synopsys + библиотеки: LIB, LEF и всё для RC экстракта - CapTable, QRC...), или не на форумах спрашивать, а искать фирмы способные такие тулзы содержать за пару 1000_000 EUR год....
- SP&R под уже используемую технологию - это где-то 1-2 месяца. Под Вашу - + пара месяцев на отладку скриптов.
ATPG под Ваш тест контроллер - 1-2 месяца.


----------

Т.е. 5 - 12 месяцев по 5000$ месяц это где-то 25-60к$ у нас.... При условии предоставления тулзов....
А если тулзы не Ваши - спрашивайте у тех кто их имеет.... Правда front end часть за Вами....


-------------

P.S. Люди, кто-нить знает в СНГ контору, которая имеет все тулзы для back end диджитал дизайна и умеет его делать?

рекламирую http://ntlab.com

Вышлите, пожалуйста, проект мне на мыло (или ссылку на файлообменник с файлом). Конфиденциальность обещаю.
Посмотрим, подумаем.

Думаю, конторы типа ntlab.com или bms.by с этой задачей или не захотят связываться, или потребует много денег. Мне кажется, ваша задача для меньшего коллектива. А тулзы есть у всех, если тем более ADI предоставит все библиотеки, т.е. сама с фабрикой будет договариваться, то с тулзами уже проблем не будет...
А по срокам - 5 мес..., Может я не правильно понял задачу, по мне так тут 1 месяц (максимум 2, если будут непредвиденные проблемы) плодотворной работы 2-3 спецов.

"А тулзы есть у всех," - А Вы случайно не знаете, фаб будет проверять ID тулзы в Вашем GDS файлике с целью написать куда надо?
А ADI вопрос лицензионности тулзы в которой DEF и Нетлист сделаны тоже неинтересны и в контракте ни слова про это не будет?
Буржуи они такие....

А Вы случайно не знаете, фаб будет проверять ID тулзы в Вашем GDS файлике с целью написать куда надо?
нет не проверяют, gds вы генерируете чем хотите, не уверен, что там эта информация хранится.
По поводу будем ли мы этим заниматься, я про проект для Vitaly_K, вопрос не ко мне. можно написать письмо и вам ответят. мы разрабатываем и отдельные ip блоки.

зачем спорите, если не знаете?
http://www.actel.com/products/software/libero/default.aspx
табличка "Device support"
старшие актеловские плисы тира A3PE3000 (которые сравнимы с ПЛИС из семейств Циклон/Спартан Альтеры/Ксайлинса, и их можно назвать "средними") не поддерживаются в бесплатном GOLD

вордовский документ содержит то ли вирусы, то ли какие-то макросы, куда-то по сети пытается полезть
лучше выкладывать в тексте

в отчете присутствуют куча derived тактов, с делителей (я не знаю структуры проекта). так никто не запретит, но это ес-сно дополнительный гемморой в АЗИКе

"ничтожный" в моем ответе не носит характер оскорбления, а означает, что очень маленький

--------------------

если с АЗИКом что-то не получится - посмотрите на ПЛИС Стратиксы/Виртексы может там сумеете поднять частоты в два-три раза

Вы сами сталкивались с такой проблемой? Насколько я знаю, максимум фабы могут раздавать свои PDK через производителей САПРов. Но я даже с таким вариантом не сталкивался.
И ещё, бОльшая часть проектной информации для обсуждаемого проекта будет идти в открытых форматах (либерти, vhdl/verilog, gds, lef/def и др.). В общем, не думаю, что в этом плане будут проблемы...

Да не спорю я, просто так мне казалось, видимо, потому, что так высоко (по объёму) не забирался. Ну ошибся, извините.

Хорошо, учту. Но Вы смогли убедиться, что тактовые частоты порядка 200 МГц? FR=186 и FC=199 MHz. Или переслать отчёт текстовым файлом?

Значит ли это, что проект негодный? Не понял, что именно никто не запретит и что такое «ес-сно». Это что, жаргон такой?

Я так и понял, потому и поблагодарил за оценку.
--------------------

если с АЗИКом что-то не получится - посмотрите на ПЛИС Стратиксы/Виртексы может там сумеете поднять частоты в два-три раза

Вы бы могли привести фрагмент кода для оценки его соответствия синхронному дизайну?
Особенно, там где делёные частоты...

Не знаю, правильно ли я Вас понял, но прилагаю несколько vhd-файлов, относящихся к делителям частоты.

Нормально вроде всё - везде один и тот-же In_Div заведён на FF.clk.
чё Вам так переживать - чё FPGA съело, ASIC и подавна съест...

Вот только зачем-то проект полностью структурным способом описан - почти везде прямая инстанцинация примитивов....
Если есть VHDL описание каждого примитива - никаких проблем.
Если нет - прийдётся или инстанцировать прямо технологическую библиотеку примитивов или создавать VHDL описание... В первом случае - сэкономите на синтезе .
Вцелом - нафик нужный лишний геморой....

Рискну предположить, что это "естественно".

Фаб может потребовать предоставить доказательство лицензионности продуктов с использованием которых был сделан gds.

да, убедился. но это потому что логики между выходом триггера и следующим входом/тактом нет/мало.
я даже тестовый проект у себя сделал и подтвердил, что это так.
но тем не менее упоминавшиеся стратиксы/виртексы обещают до 800МГц на таких соединениях
у меня таких проектов не бывает, поэтому чего-то дельного добавить не могу.

нет проект не негодный, но это дополнительная трудоемкость. тут уже упоминали "синхронный дизайн", видимо проект не соответствует этому критерию. но, опять же - мне кажется это не Ваша забота - пусть этим занимается тот, кто будет это делать.

кстати по поводу фиксированного размещения в ProASIC-ах, там из-за структуры sea of gates, очень просто задавать размещения
set_location _имя_элемента_в_нетлисте -fixed yes _координата_Х_ _координата_У_
то есть такой файл с расширением pdc
но опять же - вряд ли это улучшит скорость, потому что на 200МГц эти ячейки и так максимально близко стоят

Vitaly_K, отбой-то дайте официально. Чтобы народ зря копья не ломал.

Да, верно, спасибо за подсказку. Надо сделать паузу на месяц или около того. В ADI отклонили мою идею о разработке ЗДЕСЬ. Они берутся всё сделать своими силами. Однако же, по опыту общения с ними, знаю, что это может затянуться надолго. И если так будет, то снова буду предлагать им делать это у НАС.
Всем спасибо за участие в обсуждении, которое, несомненно, было полезным.

Посмотрите ecp3 ecp4 у lattice... Это конечно не асик но все же подешевле...