Добрый день.
Работал со старым проектом, сделанном в схематике Quartus. В нём все LPM брались из файлов в проекте, а не из библиотеки самого квартуса. Я их заменил на библиотечные, и временной анализ стал сходиться во всех случаях, кроме одного lpm_mult.
Максимальное отставание - 6,9 нс. Все задержки находятся внутри компонента, например:
задержка: -6.900 ns (31.35 MHz)
откуда: pal_cos_sf:inst8|lpm_mult13x8:inst1|lpm_mult:lpm_mult_component|mult_iup:auto_ge
nerated|dffe24
куда: pal_cos_sf:inst8|lpm_mult13x8:inst1|lpm_mult:lpm_mult_component|mult_iup:auto_ge
nerated|dffe94
И так 53 позиции.
Клок описан в проекте (40 МГц). ПЛИС занята на 55% по логике и 100% по памяти. Кристалл - Altera EPF10K100ARI240-3 (FLEX).
Подскажите, пожалуйста, каким образом можно избавится от этой задержки?
Заранее признателен.
Полная версия этой страницы: Critical Warning: Timing requirements were not met.
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(hdl_student @ Nov 21 2011, 00:45) 
Подскажите, пожалуйста, каким образом можно избавится от этой задержки?
распайплайнить умножитель. у флексов аппаратных умножителей нет, следовательно там несколько сумматоров, нужно добавить пару слоев регистров и все получится. (в lpm_mult есть параметр определяющий кол-во слоев регистров).
des00:
Если это сделать, то задержка уйдёт, но ведь при параметре, например, PIPELINE=2, сам умножитель будет работать в два раза медленнее, а на его скорости работы завязана другая логика.
Если это сделать, то задержка уйдёт, но ведь при параметре, например, PIPELINE=2, сам умножитель будет работать в два раза медленнее, а на его скорости работы завязана другая логика.
Цитата(hdl_student @ Nov 21 2011, 02:59)
но ведь при параметре, например, PIPELINE=2, сам умножитель будет работать в два раза медленнее, а на его скорости работы завязана другая логика.
RTFM
Цитата
LPM_PIPELINE Integer No Specifies the number of latency clock cycles associated with the result[] output. A value of zero (0) indicates that no latency exists, and that a purely combinational function will be instantiated.
что такое латентность я думаю вы знаете %)
UPD. если вы хотели сказать, что у вас умножитель стоит в рекурсивной схеме и вам задержка в лишний такт критична, то сушите весла сэр. на одном умножителе не сделаете. Ставьте два и в парафазе.
Если подходит, то что посоветовал des00, то это самый простой вариант.
Какое процентное соотношение задержек IC и CELL в критичных путях? Просто можно и настройками синтезатора/фиттера поковыряться, partitional где-то сделать, но это конечно только в крайнем случае.
PS// только сейчас посмотрел, что F10K, а я писал все про последние семейства, так что возможно неактуально.
Какое процентное соотношение задержек IC и CELL в критичных путях? Просто можно и настройками синтезатора/фиттера поковыряться, partitional где-то сделать, но это конечно только в крайнем случае.
PS// только сейчас посмотрел, что F10K, а я писал все про последние семейства, так что возможно неактуально.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.