Проблема распространяется на все FPGA Xilinx поддерживающие работу LUT в виде SRL16 (т.е. от Virtex-1/Spartan-2 и до Artix-7/Kintex-7/Virtex-7 включительно): Design Advisory for techniques that should be used to ensure SRLs and flip-flops are initialized properly after configuration

Возникает логичный вопрос: а распространяется ли эта проблема на режим работы LUT в виде Distributed Memory ? - по моим прикидкам: да, распространяется.

Наверное, всё это легко обходится, если мы на первом такте не подаём CE (для SRL) и WE (для Distributed Memory).

У кого какие соображения на этот счёт ?