Доброго всем..
Я работаю над обменом Стратикса4GX с DDR3-кой, пробую по-всякому ее использовать.
Сначала сделал обмен с ДДР-кой в Кваартусе9.0 на VHDL.
Недавно работал над обменом с использованием SOPC в Квартусе9.0.
В обоих случаях используется альтеровский DDR3-контроллер, кто с этим работал, тот в курсе.
Так вот, у этого контроллера есть внешний интерфейс, который подключается непосредственно к самому чипу ДДР-ки, и
имеются два вывода:
mem_ck : inout std_logic_vector(0 downto 0)
и
mem_ck_n : inout std_logic_vector(0 downto 0)
Первый подключается к ноге D24, а второй к C24 (это диф.пара).

Теперь о проблеме:
Перешел на Квартус_11.1 и создал такую же систему, как и прежде, но только уже с использованием Qsys, и теперь эти выводы перестали быть "INOUT", а стали просто "OUT", (КАК ТАК??), а самое главное в том, что теперь проект не компилится, а я получаю ошибку:
Нажмите для просмотра прикрепленного файла,
где видно(обведено "А"), что компилер не признал пару mem_ck+mem_ck_n как диф.пару, и далее(подчеркнуто) уже видим следствие этого.
Настройки этих выводов следующие (из AssignmentEditor'а):
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

В чем может быть косяк, и почему это выводы перестали быть "INOUT", ведь сама микросхема DDR3 не поменялась, в чем изюм весь, может кто знает???

Вообще-то их два. но судя по проблеме вы используете UniPHY.
Сам недавно столкнусся с этой прблемой, на форуме тоже спрашивал
http://electronix.ru/forum/index.php?showtopic=95621
но либо никто не знает либо меня не поняли.
В итоге проблему решил. Но уже немного забыл в чём была причина
Попробую всопомнить. Поэтому к вам два вопроса:
1 Вы Мегавизарду какой язык для синтеза указываете? Не используйте VHDL там есть глюк.
2 У вас к Avalon шине DDR контроллера что-нибудь рабочее подключено? Вы уверены, что Квартус на этапе анализа не выкидывает из проекта ваш DDR контроллер?