Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: flash+flash для прошивки Spartan6
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Ellochka
На плату с spartan6 поставили флэшку на 4 Мб, как выяснилось это мало для spartan6, а вот 8Мб будет достаточно.
Но на 8 МБ в таком же корпусе микросхем нет, а в большем - перекраивать плату не хочется..

Хочу поставить такую же флэшку последоватьльно установленной на плате -
TDI (jtag) -> TDI(flash1); TDO(flash1)->TDI(flash2); TDO(flash2)->TDI(FPGA); TDO(FPGA)->TDO(jtag)


Кто-нибудь так делал, это работает?? ПЛИС действительно их видит как 4+4Мб?
zxcv
Цитата(Ellochka @ Jan 24 2012, 14:36) *
На плату с spartan6 поставили флэшку на 4 Мб, как выяснилось это мало для spartan6, а вот 8Мб будет достаточно.
Но на 8 МБ в таком же корпусе микросхем нет, а в большем - перекраивать плату не хочется..

Хочу поставить такую же флэшку последоватьльно установленной на плате -
TDI (jtag) -> TDI(flash1); TDO(flash1)->TDI(flash2); TDO(flash2)->TDI(FPGA); TDO(FPGA)->TDO(jtag)


Кто-нибудь так делал, это работает?? ПЛИС действительно их видит как 4+4Мб?

Та цепочка, что Вы описали (JTAG) используется только для программирования микросхем Platform Flash.
Для конфигурирования ПЛИС используются другие сигналы с Вашего рисунка.

После подачи короткого нулевого импульса на PROG_B ПЛИС или по включению питания, ПЛИС очищает свою внутреннюю память и формирует сигнал INIT_B, который обнуляет внутренние счетчики адреса микросхем PROM0 и PROM1.
При этом выходы DONE обеих ПЛИС в нуле.

Затем ПЛИС Master Serial выдает такты CCLK на обе микросхемы PROM, но только PROM0 выдает данные на вход DIN ПЛИС, так как на входе ~CE PROM1 будет единица.
После того как вычитаются все данные из PROM0 она установит свой выход ~CEO в нуль и переведет свой выход DO в HIGH-Z и на следующих тактах данные будут читаться из PROM1.

Когда первая ПЛИС загрузится она отпустит свой выход DONE в HIGH-Z(вторая ПЛИС будет держать свой DONE в нуле) При этом первая ПЛИС начнет выдавать данные через себя на свой выход DOUT на вход DIN второй ПЛИС. После того, как вторая ПЛИС загрузится и отпустит свой выход в HIGH-Z взведется сигнал DONE и первая ПЛИС прекратит выдачу тактов CCLK.

Примерно так...
Ellochka
Спасибо за подробное объяснение схемы!
Т.е. можно sm.gif Ура sm.gif
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.