Развел я плату и что-то взбрело мне в голову перепроверить подключение PHY. На всякий случай проверил тайминги. Выпал в осадок. Выходит что не всякий RMII одинаково полезен.
Имеем KSZ8051RNL и IMX28, KSZ в режиме external 50MHz clock. Выдержки из дш привожу ниже:
8051:
Нажмите для просмотра прикрепленного файла
imx28:
Нажмите для просмотра прикрепленного файла

Это только мне кажется что на передачу у imx28 слишком короткое время удержания чем требует ksz8051 в режиме внешнего клока ? Можно ли что-то с этим сделать кроме замены PHY на более правильный ?
Сравнил с lan8700. Там с таймингами проблем нет.

Не только.


Если не менять, то можно использовать режим REF_CLK out.


Там тоже есть свои приколы. Скажем, у LAN8720 в режиме REF_CLK out слишком малый hold по RX, но об этом честно предупреждают в документации.

Не, я не могу работать в режиме REF_CLK out. У меня 2 PHY тактируются общим клоком. В проце 2 эзернета вывод CLK один.


В режиме CLK_IN тоже малый холд. НО (сюрпрайз) мне это даже на руку. Выходы RX lan8720для соответствия с таймингами процессора надо затянуть на 0,5ns. А длина трасс RMII в моей плате 40мм что дает 0,22ns в один конец, туда-обратно уже получится почти 0,5. Запас на предустановку данных RX у lan8720 большой, там целых 2ns в запасе есть.
Поставлю 8720, они и продаются в каждом ларьке.

Если PHY подключены к FPGA, то можно поиграться ее прошивкой и добиться нужного взаимного расположения во времени CLK и данных Причем, несложно сделать прямо на железе. Это, что касается "не менять PHY.". А если менять, то советую обратить внимание на PHY от Vitesse. В них есть программная (MII) подстройка задержки CLK относительно данных.