запускал "с одинаковой скоростью" хотя и на 9.8304 Gbps(cpri)
не могу понять какие могут быть проблемы с этим.

Тоесть у Вас частота выделенная в CDR(встроенного в ПЛИС) из входного сигнала используется для формирования выходного потока?
Используете мегафункцию ALTGx?

Это как раз потому, что мало у кого есть схема с условным ГУН на выходе .


Да, но написано, что в будущем будут "синхронны", а еще про скремблер и помехоустойчивый код :D.


Да Вы сами давно на него ответили.
Весь вопрос не в том, можно или нет, а в том, как преодолеть отсутствие в железе нужной Вам фичи.

Ну да писал . Просто уже и так путаница с терминами пошла, так что оставим пока только скремблер.


Это Вы про стаффинг или про ГУН?

Даже если такое возможно, то скорее всего джиттер будет слишком высок.

А что мешает повесить на reference clock всех трансиверов какую-нибудь подходящую внешнюю частоту?
Или на плате совсем нельзя ничего менять?

Да полно там генераторов, только что это даст? Мне сигнал надо выдать не на частоте сформированной на основе частоты этого генератора, а на частоте сформированной на основе частоты, восстановленной из входного сигнала.

для моего случая референс клок -307.2 МГц recovered clk был такой же.
так и не пойму где тут проблема

Референс клок - это частота генератора, стоящего на вашей плате. Так?
recovered clk - это частота входного битового потака/32. Так?
Обе частоты равны 307.2 МГц, но они не синхронны, их фазы плывут друг относительно друга.
Входной поток у вас синхронен с recovered clk, а на выход вы должны подавать данные, синхронные с референс клок. Т.е. входной и выходной потоки у вас равны по скорости, но не синхронны.
А у меня входной поток закрываестя скремблером и подаётся на выход, т.е. входной и выходной потоки равны по скорости и синхронны.

Ключевое слово - "PLL". Или я чего-то сильно не понимаю в Ваших рассуждениях.

На внешний reference clock для трансивера можно подавать хоть 10 МГц (см. даташит). FPGA на внутренних PLL его умножает и синхфронизирует по фазе с recovered clock. Но для тактирование я внутренней логики всегда используется именно умноженный reference clock (ибо джиттер ниже).

Более того, скорость входного потока может динамически меняться. И умноженный reference clock будет динамически синхронизироваться с recovered clock (в определенных пределах, конечно).

То что вы пишите очень похоже на правду, толлько вот у мегафункции трансивера есть два клока RxClkOut - "умноженный reference clock синхронный по фазе с recovered clock" и TxClkOut(важно что out) по которому я должен подавать данные на выход, так вот этот TxClkOut - умноженный reference clock не синхронный по фазе с recovered clock.
Ну и врядли reference clock синхфронизирует по фазе с recovered clock в PLL.

хм....
1) Фазы не плывут или плывут, мне пофиг см п2
2) хотите синхронности разделите клок домены. мне так и пришлось сделать. тоесть 307.2 МГц это реф клок. а есть ещё кор клок он 245,76.
тоесть имеем TX часть где write clock 245.76 а read clock 307.2 (тут же 8b10b coder) потому и частота выше
так же имеем RX часть где write clock 307.2 (тут же 8b10b decoder) и 245.76 read clock.
как вы понимаете 245.76 МГц это core clock. и надеюсь Вы уже поняли что без PLL тут никак.
если же девайс будет подключаться например оптикой, то в случае ведомого(slave) девайса тут тем более никак без внешних -> PLL+jitter cleaner+VCXO
если же pcie(тоесть подлючение локальное - межплатное) то источник реф клока ясное дело где+кто %) тоесть в это случае не нужны PLL+jitter cleaner+VCXO

кстати у хилых разделение клок доменов возможно сделать в самом serdes-е при генерации корки..но эт к делу не относится.