реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Целительный ChipScope, Хочу услышать мнение асов о побочном эффекте
Мур
сообщение Jan 31 2012, 07:48
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 815
Регистрация: 7-06-06
Из: Харьков
Пользователь №: 17 847



Интересный эффект, когда проект с введенным JTAG фрагментом для контроля нормально работает.
Слаков нет(хотя его введение вначале их порождали)...Проект синхронный...

Прикол в том, что если отключить этот фрагмент, проект рушится... smile3046.gif

Что я упускаю? На что обратить внимание?

Соответственно для КВА Сигнал Таб меня интересует тоже.....
Go to the top of the page
 
+Quote Post
Bad0512
сообщение Jan 31 2012, 08:01
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 802
Регистрация: 11-05-07
Из: Томск
Пользователь №: 27 650



Цитата(Мур @ Jan 31 2012, 14:48) *
Интересный эффект, когда проект с введенным JTAG фрагментом для контроля нормально работает.
Слаков нет(хотя его введение вначале их порождали)...Проект синхронный...

Прикол в том, что если отключить этот фрагмент, проект рушится... smile3046.gif

Что я упускаю? На что обратить внимание?

Соответственно для КВА Сигнал Таб меня интересует тоже.....

Мапирование клоковых ресурсов поглядите. Особенно если в проекте много разных клоков. Чипскоп отъедает под себя как минимум один GBUF, соответственно местоположение конкретного буфера может измениться в проекте с/без чипскопа.Я помнится в одном из проектов "прибивал гвоздями" эти буфера. Во-первых потому, что повторяемость резульлтатов разводки значительно выросла, а во-вторых потому, что XST отчаянно "тупил" и не мог сам раскидать все буфера (схема была довольно сложная по клокам - BUFGMUX в каскаде использовались и т.д.).
Go to the top of the page
 
+Quote Post
disel
сообщение Jan 31 2012, 08:02
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 610
Регистрация: 22-04-05
Пользователь №: 4 410



Все поиски подобных чудес всегда приводят к зеркалуsm.gif Ищите ошибку в схеме. Обратите внимание на варнинги синтезатора о тех цепях которые он выкинул в процессе оптимизации за ненадобностью.
Go to the top of the page
 
+Quote Post
Мур
сообщение Jan 31 2012, 08:40
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 815
Регистрация: 7-06-06
Из: Харьков
Пользователь №: 17 847



Цитата(disel @ Jan 31 2012, 11:02) *
... Ищите ошибку в схеме. Обратите внимание на варнинги синтезатора о тех цепях которые он выкинул в процессе оптимизации за ненадобностью.


Понятное дело!... Я бы такое ошибкой не назвал. в Моделе весь HDL проверялся. Схематика(как источника проблемы,если верить вам) нет. И почему синтезатор различает присутствие вставки СКОПА и в одном случае обнаруживает ненадобность, а в другом нет?

Цитата(Bad0512 @ Jan 31 2012, 11:01) *
Мапирование клоковых ресурсов поглядите. Особенно если в проекте много разных клоков. Чипскоп отъедает под себя как минимум один GBUF, соответственно местоположение конкретного буфера может измениться в проекте с/без чипскопа.


Проект не сложный. Каскадирования клоков нет. В основном одна частота 100МГц(и только самая малость 200МГц) с осознанными переходами из доменов в домен....
Go to the top of the page
 
+Quote Post
disel
сообщение Jan 31 2012, 09:00
Сообщение #5


Знающий
****

Группа: Свой
Сообщений: 610
Регистрация: 22-04-05
Пользователь №: 4 410



Цитата(Мур @ Jan 31 2012, 11:40) *
Понятное дело!... Я бы такое ошибкой не назвал. в Моделе весь HDL проверялся. Схематика(как источника проблемы) нет. И почему синтезатор различает присутствие вставки СКОПА и в одном случае обнаруживает ненадобность, а в другом нет?


Какая разница схема\верилог\вхдл. Если проет синхронный, констрейны заданы правильно и выполняются, то все должно работать. Если не работает, то значит ошибка логическая, или вызвана какими внешними причанами. Непредусмотренное поведение входых данных, питание, клоки и т.д.
Про чипскоп: в одном случае сигнал не используется, в другом используется чипскопом.

Что значит "проет рушиться"?
Go to the top of the page
 
+Quote Post
Мур
сообщение Jan 31 2012, 10:09
Сообщение #6


Знающий
****

Группа: Свой
Сообщений: 815
Регистрация: 7-06-06
Из: Харьков
Пользователь №: 17 847



Цитата(disel @ Jan 31 2012, 12:00) *
Что значит "проет рушиться"?


Не работает (в локальном проблемном месте, где искалась причина Ч-СКОПОМ) на железе.

Спасибо всем! Направление действий понятно. В моем случае это следствие недостаточной прописи констрейнов. Не все ключевые места обозначены.
Go to the top of the page
 
+Quote Post
Мур
сообщение Feb 1 2012, 07:11
Сообщение #7


Знающий
****

Группа: Свой
Сообщений: 815
Регистрация: 7-06-06
Из: Харьков
Пользователь №: 17 847



Цитата(Мур @ Jan 31 2012, 11:48) *
Интересный эффект, когда проект с введенным JTAG фрагментом для контроля нормально работает.
Слаков нет(хотя его введение вначале их порождали)...Проект синхронный...
Прикол в том, что если отключить этот фрагмент, проект рушится... smile3046.gif


Докладываю! Так увлекся своими локальными проблемами в большом проекте, что в .UCF постепенно закоментировал констрейны, когда слаки вылазили(Еще бы! Скоп рессурс сжирает хорошо). Вернул все на место и когда убрал "костыли"(Скоп) все пошло как по маслу!
Надо с ПЛИС быть очень собранным и любая "мелочь" может быть фатальной. Бдительность потерял, оставив последний .ucf, а там все упрощено было под Скоп.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 5th July 2025 - 07:43
Рейтинг@Mail.ru


Страница сгенерированна за 0.01435 секунд с 7
ELECTRONIX ©2004-2016