Цитата(Мур @ Jan 31 2012, 11:40)

Понятное дело!... Я бы такое ошибкой не назвал. в Моделе весь HDL проверялся. Схематика(как источника проблемы) нет. И почему синтезатор различает присутствие вставки СКОПА и в одном случае обнаруживает ненадобность, а в другом нет?
Какая разница схема\верилог\вхдл. Если проет синхронный, констрейны заданы правильно и выполняются, то все должно работать. Если не работает, то значит ошибка логическая, или вызвана какими внешними причанами. Непредусмотренное поведение входых данных, питание, клоки и т.д.
Про чипскоп: в одном случае сигнал не используется, в другом используется чипскопом.
Что значит "проет рушиться"?