altlvds 800 mbit/s, frame clk 100 MHz
Не могу никак понять - всегда считал что frame clock можно завести на любой дифференциальную пару(DIFFIO), а квартус не дает - что то вроде того что входу pll необходим клоковый пин. Можно ли эту ситуацию обойти?

как бы доку надо было читать до разводки платы, а не после %) плату в переразводку.

Возможно, на плате также присутствует data clock, который правильно разведён, и его надо подключить туда, куда вы подключили frame clock. В этом случае frame clock действительно ловится на любой дифпаре, как обычные данные.

Так вот и читаю до. Получается маловато каналов - все ограничено входными клоковыми парами, а их всего ничего.