Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: ALtera altlvds receiver EP3C25
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Cbiker
altlvds 800 mbit/s, frame clk 100 MHz
Не могу никак понять - всегда считал что frame clock можно завести на любой дифференциальную пару(DIFFIO), а квартус не дает - что то вроде того что входу pll необходим клоковый пин. Можно ли эту ситуацию обойти?
des00
Цитата(Cbiker @ Mar 6 2012, 02:59) *
- всегда считал что frame clock можно завести на любой дифференциальную пару(DIFFIO), а квартус не дает - что то вроде того что входу pll необходим клоковый пин.

как бы доку надо было читать до разводки платы, а не после %) плату в переразводку.
Timmy
Цитата(Cbiker @ Mar 6 2012, 11:59) *
altlvds 800 mbit/s, frame clk 100 MHz
Не могу никак понять - всегда считал что frame clock можно завести на любой дифференциальную пару(DIFFIO), а квартус не дает - что то вроде того что входу pll необходим клоковый пин. Можно ли эту ситуацию обойти?

Возможно, на плате также присутствует data clock, который правильно разведён, и его надо подключить туда, куда вы подключили frame clock. В этом случае frame clock действительно ловится на любой дифпаре, как обычные данные.
Cbiker
Так вот и читаю до. Получается маловато каналов - все ограничено входными клоковыми парами, а их всего ничего.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.