Необходимо построить синтезатор СВЧ диапазона (2500 - 3125 МГц). Перестройку по частоте (через 125 кГц) нужно успеть осуществлять за 1 мкс или менее. Можно ли добиться такой скорости перестройки, реализуя схему на ФАПЧ? Готовые решения, которые мне встречались, осуществляли перескоки за милисекунды или сотни микросекунд. От чего этот параметр вообще зависит (ну кроме частоты ФД)?

Смотрите в сторону DDS.

Двухпетлевой или гибридный синтез. Одна из петель действительно на ДДС. Вот только уточните- за 1 мкс надо успеть перестроится на 125 кгц или на любую частоту диапазона? Это очень принципиально. Ну и второй вопрос- чем управлять собираетесь синтезатором? А то при такой скорости перестройки интерфейс микросхем ФАПЧ и ДДС уже накладывает существенные ограничения.

Есть предложение сразу прочитать тему от начала до конца: Скорость, шаг, шумы … как совместить не совместимое., Синтезатор частоты с высокой скоростью свипирования
Там нечто подобное обсуждалось. По управлению могу лишь добавить, что если время перестройки с любой на любую частоту 1 мкс, то придётся городить монстра: FPGA+DAC+PFD+N-counter+R-counter. В общем, тяжко придётся!...

Сообщение отредактировал VCO - Apr 19 2012, 09:02

Шумы, уровни побочных спектральных составляющих какие?

Спасибо за ссылку, буду исктать ответы в той ветке.

По шумам пока ограничений нет, потому не критично пока.
khach
перестройка должна быть на любую частоту диапазона. Управлять наверное надо будет через ПЛИС, боюсь МК эту ношу не потянет.

Тогда ещё можно посмотреть в сторону AD9914 с умножением на 2 или на 3 или использованием третьей гармоники. Его даташит есть здесь, а радиоинженеры ждут его появления в мае-июне этого года, как обещали AD. Лично я его не жду и по качеству его выходного сигнала не питаю никаких иллюзий.
Правда это уникальный случай, когда к выходному сигналу синтезатора не предъявляется никаких ограничений по шумам и спурам, я Вам завидую!

Сообщение отредактировал VCO - Apr 20 2012, 05:50

Тут для скорости нужен ДДС с РАМ типа 9910, но у него всего 1024 точки, а надо 5001. Ну а по схеме вот такой вариант: выходной сигнал ДДС 118,75-275 МГц с шагом 31,25 кГц преобразуется наверх с тактовым сигналом ЦВС 900 МГц в диапазон 625-781,25, а потом множится на четыре. Можно фильтрами почистить спектр ДДС. Раз уж шумы не важны, то будет вам полка минус 140 дБн/Гц, убегающая вдаль.

RAM поможет только если закон перестройки заранее известен. Был бы линейный свип по частоте- все было бы проще- многие ДДС имеют блок аппаратного свипа. Но т.к диапазон перестройки по ТЗ 625 Мгц то одним ДДС тут не обойтись. А если ддс будет умножаться локальной петлей на 2 или 3, а только потом смешиваться с опорой, при такой скорости перестройки имело бы смысл сделать два блока ДДС в интерливе. Т.е один держит частоту, второй- программируется в это время и перестраивает локальную быструю ФАПЧ или фильтры переключает. Потом ДДС1 и ДДС2 меняются местами.

Да, забыл ещё одну ссылку дать, тоже может оказаться полезной: 16-разрядный DDS до 1ГГц, Реально ли, если да, на чём сделать?
От себя добавлю, что сам этот проект забросил, некогда и некому им заниматься, таких синтезаторов нужны единицы, а долбаться с ним полжизни.
Проще заказать готовый за бугром, но загвоздка в том, что там в лучшем случае единицы-десятки микросекунд, но меньше микросекунды не видел.

По теме: То, что вариант FPGA+DDS должен лежать в основе такого синтезатора, я не сомневаюсь. Другое дело, где хранить огромные таблицы синуса для ЦАП (рассчитывать в ядрах - не вариант)? Вижу пока три варианта:
1. RAM - рассчитываем по загрузке и храним до ближайгего выключения.
2. FRAM - можно заполнить сразу, а можно и позагрузке (а смысл?).
3. FLASH - эту нужно сразу заполнять.
Разумеется, всё с параллельным интерфейсом, а не с последовательным.
FRAM мне лично больше по душе, хотя могу ошибаться.

Вожусь с подобной задачей - время перестройки подобное, но бюджет жмет. Вопрос. Кто-нибудь реализовывал управление АД9913 по параллельной шине STM32 используя DMA? Как то хотелось бы обойтись без ПЛИС для логики склейки двух разных параллельных интерфейсов.

Почему же не вариант на лету считать, ресурсов то в FPGA более чем достаточно?

Если применительно к этой задаче, без перспективы на развитие, то да, может быть, я не считал. А если для шага в доли Герца, как в классическом DDS, то скорее всего - нет. Рассчёт на лету - это специальное АЛУ с кучей задержек и триггеров, курочка по зёрнышку и ... Хотя и здесь могу быть неправ, я такое АЛУ никогда не считал.

Я бы смоделировал на ПЛИС мост между интерфейсами, а затем распечатал бы получившуюся схему на логике и перевёл бы на стандартную логику.
Такой вариант приемлем? Если нет, то в Вашем случае нужно этот же вопрос задать в ветке по STM32 или ARM.

Сообщение отредактировал VCO - Apr 20 2012, 13:05

Доли герца здесь не при чём, разрядность фазового аккумулятора практически любую сделать можно. Для 16 бит ЦАПа достаточно будет таблицы на 256 значений четверти периода синуса(точнее две таких таблицы двух портовых, чтобы за такт выборку делать) и параболического интерполятора Farrow (два умножителя и восемь сумматоров), максимальная ошибка интерполяции синуса будет меньше четверти младшего разряда, в общем пустяки для FPGA.

Видете ли тов. Петров, я, СВЧист - Иван Помидоров, с Вами несогласен в принципе! Два в десятой степени - 1024, а это примерно динамика в 60 дБ по напряжению. Для 90 дБ по мощи можете смело брать вдвое более крутой 16-битовый АЦП(ЦАП), после чего ваши расчёты надо пересчитывать, имхо...

Сообщение отредактировал VCO - Apr 20 2012, 17:02