Вопрос к бывалым,

Нужно реализовать на ПЛИС модуль для ДПФ:
-сигнал в диапазоне 20-100Гц
-входные даные 32бита
-перестраиваемое количество точек 22-180
Каналов 20штук, тоесть ядро нужно будет размножить 20 раз.
Что соответственно покушает ресурсы, а еще много всякого нужно засунуть в ПЛИС
В сторону какой реализации стоит двигатся, чтобы получить экономичное решение
по количеству ресурсов?

Спасибо!

Сообщение отредактировал antsu88 - May 24 2012, 11:11

При таких низких частотах можно обойтись одним ядром и выполнять преобразование последовательно для каждого канала.

такую скорость обеспечит даже последовательная арифметика.
Или микроконтроллер.

Наверное так будет разумней. Просто осталось 5% свободной логики и нужно все утоптать по максимуму

FPGA у вас ?

Spartan- 6 lx45t

Все ресурсы перемножители и фильтры "съели"?
Интересно, что там у вас в Spartan-6 столько ресурсов "отъедает"?

Да куча всяких фильтров, кордиков и прочей ерунды + управляющая логика + SPI+ уарты + декодеры адрессов+...
так и набиралось. Возможно нужно остановится и оптимизировать все.