Вопрос к бывалым,
Нужно реализовать на ПЛИС модуль для ДПФ:
-сигнал в диапазоне 20-100Гц
-входные даные 32бита
-перестраиваемое количество точек 22-180
Каналов 20штук, тоесть ядро нужно будет размножить 20 раз.
Что соответственно покушает ресурсы, а еще много всякого нужно засунуть в ПЛИС
В сторону какой реализации стоит двигатся, чтобы получить экономичное решение
по количеству ресурсов?
Спасибо!
Полная версия этой страницы: Выбор оптимальной реализации ДПФ
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(antsu88 @ May 24 2012, 12:49) 
-сигнал в диапазоне 20-100Гц
При таких низких частотах можно обойтись одним ядром и выполнять преобразование последовательно для каждого канала.
такую скорость обеспечит даже последовательная арифметика.
Или микроконтроллер.
Или микроконтроллер.
Цитата(_Anatoliy @ May 24 2012, 14:18)
При таких низких частотах можно обойтись одним ядром и выполнять преобразование последовательно для каждого канала.
Наверное так будет разумней. Просто осталось 5% свободной логики и нужно все утоптать по максимуму
QUOTE (antsu88 @ May 29 2012, 10:07)
Наверное так будет разумней. Просто осталось 5% свободной логики и нужно все утоптать по максимуму
FPGA у вас ?
Цитата(Костян @ Jun 1 2012, 10:39)
FPGA у вас ?
Spartan- 6 lx45t
Все ресурсы перемножители и фильтры "съели"?
Интересно, что там у вас в Spartan-6 столько ресурсов "отъедает"?
Интересно, что там у вас в Spartan-6 столько ресурсов "отъедает"?
Цитата(Aner @ Jun 4 2012, 15:24)
Все ресурсы перемножители и фильтры "съели"?
Интересно, что там у вас в Spartan-6 столько ресурсов "отъедает"?
Интересно, что там у вас в Spartan-6 столько ресурсов "отъедает"?
Да куча всяких фильтров, кордиков и прочей ерунды + управляющая логика + SPI+ уарты + декодеры адрессов+...
так и набиралось. Возможно нужно остановится и оптимизировать все.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.