|
|
  |
Программируемая подтяжка на землю возможна? |
|
|
|
Aug 29 2012, 10:52
|
Знающий
   
Группа: Участник
Сообщений: 674
Регистрация: 26-08-05
Пользователь №: 7 997

|
Цитата(sup-sup @ Aug 28 2012, 15:35)  Попытаюсь подумать. Надо бы на землю, чтобы пассивное состояние было. Но действительно, почему бы не на VCC. Попробую логику проверить при этом и переделать. Спасибо. Как говорится - <кто нам мешает, тот нам и поможет> Не, не помогает. Сигнал входной может быть или в третьем состоянии или в нуле быть когда он захочет. Придется устанавливать резисторы. :-( А вот, в ПЛИСах есть, кажется, 'несильные' выходы. Которые наверняка мой входной сигнал поборет, если я сделаю двунаправленный вход/выход и подтяну так (выходом вход) на землю. Такое есть в Циклоне-III ? Я не нашел.
Сообщение отредактировал sup-sup - Aug 29 2012, 10:56
|
|
|
|
|
Aug 29 2012, 12:21
|
Гуру
     
Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804

|
Цитата(sup-sup @ Aug 29 2012, 13:52)  Сигнал входной может быть или в третьем состоянии или в нуле быть когда он захочет. Как это понимать? С выхода открытого стока? Тогда активный уровень - 0. Z состояние подтягивают к vcc i/o. иначе на входе 1 или 0. Есть еще понятие временного интервала конфигурации и инициализации у FPGA, в интервале которого пины i/o в z состоянии и подтянуты внутренними резисторами к vcc i/o Это я к тому, что не понятно желание ВХОДЫ подтянуть к gnd
|
|
|
|
|
Aug 29 2012, 13:04
|

Универсальный солдатик
     
Группа: Модераторы
Сообщений: 8 634
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362

|
Цитата(sup-sup @ Aug 29 2012, 13:52)  А вот, в ПЛИСах есть, кажется, 'несильные' выходы. Которые наверняка мой входной сигнал поборет, если я сделаю двунаправленный вход/выход и подтяну так (выходом вход) на землю. Такое есть в Циклоне-III ? Я не нашел. Кажется, нет такого в ПЛИСах. И, вообще, нигде. Можно задавать ток, который может выдать выход. Но и самый малый пересилит любую подтяжку. А устраивать соревнование выходов нет смысла. Придется устанавливать резисторы.
|
|
|
|
|
Aug 29 2012, 13:52
|
Знающий
   
Группа: Участник
Сообщений: 674
Регистрация: 26-08-05
Пользователь №: 7 997

|
Цитата(sazh @ Aug 29 2012, 15:21)  Как это понимать? С выхода открытого стока? Тогда активный уровень - 0. Z состояние подтягивают к vcc i/o. иначе на входе 1 или 0. Есть еще понятие временного интервала конфигурации и инициализации у FPGA, в интервале которого пины i/o в z состоянии и подтянуты внутренними резисторами к vcc i/o
Это я к тому, что не понятно желание ВХОДЫ подтянуть к gnd к gnd подтянуть надо, так как сигнал от соседнего контроллера может быть в неподходящий момент в состоянии Z и я не могу однозначно отловить начало процесса. В случае подтяжки к земле все неопределенности сводятся к нулевому уровню, что устраивает. Интерфейс переорганизовать не могу. Цитата(ViKo @ Aug 29 2012, 16:04)  Кажется, нет такого в ПЛИСах. И, вообще, нигде. Можно задавать ток, который может выдать выход. Но и самый малый пересилит любую подтяжку. А устраивать соревнование выходов нет смысла. Придется устанавливать резисторы. Да, я уже так и сделал. Спасибо Всем за беспокойство. :-)
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|