Цитата(sazh @ Aug 29 2012, 15:21)

Как это понимать? С выхода открытого стока? Тогда активный уровень - 0. Z состояние подтягивают к vcc i/o.
иначе на входе 1 или 0.
Есть еще понятие временного интервала конфигурации и инициализации у FPGA, в интервале которого пины i/o в z состоянии и подтянуты внутренними резисторами к vcc i/o
Это я к тому, что не понятно желание ВХОДЫ подтянуть к gnd
к gnd подтянуть надо, так как сигнал от соседнего контроллера может быть в неподходящий момент в состоянии Z и я не могу однозначно отловить начало процесса. В случае подтяжки к земле все неопределенности сводятся к нулевому уровню, что устраивает. Интерфейс переорганизовать не могу.
Цитата(ViKo @ Aug 29 2012, 16:04)

Кажется, нет такого в ПЛИСах. И, вообще, нигде. Можно задавать ток, который может выдать выход. Но и самый малый пересилит любую подтяжку. А устраивать соревнование выходов нет смысла.
Придется устанавливать резисторы.
Да, я уже так и сделал. Спасибо Всем за беспокойство. :-)