По System Gates

Сравнивать надо по эквивалентным логическим элементам LE.
Касательно ПЛИС Актел. У них нет LUTов. У них универсальные логические ячейки - либо триггер, либо логика.
Поэтому считается, что одна логическая ячейка Xilinx или Altera (LUT+тригерр) эквивалентна 2,5 ячейками в ПЛИС Актел.

и позвольте спросить, чтоже это за зверь System Gates ?

по-моему это настолько абстрактный попугай, что просто смешно

например, PA3E3000 - кто-нибудь здесь верит, что в него влезает дизайн на 3000000 АЗИК гейтов? это при том, что в нем 70тыс ячеек, а остальное "добавляется" за счет памятей, ИО и т.д. в ксайлинсах/альтерах еще хуже - там добавляют DSP блоки, SERDES-ы и пр.

из практики - дизайн на 50К АЗИК гейтов уже с трудом влезает в этот PA3E3000

да и АЗИКи уже лет 10 не меряют в NAND гейтах, так как один и тот же гейт может быть вдвое больше (все определяется выходными транзисторами, то есть fanout-ом и трассировкой, а не логикой/функцией гейта)

Ммм, сарказм. Моё мнение таково: ввиду отсутствия вменяемых характеристик для сравнения приходится пользоваться менее вменямыми (т.е. это вопрос точности).
Ну а теперь Вы предложите лучшее решение и обоснуйте его.

System Gates (они же системные вентили)- это конфигурационные ключи. На самом деле их количество ни о чем не говорит. И уж конечно никак нельзя сравнивать ПЛИС по этому параметру. Даже разные семейства одного производителя.
По этомк параметру можно сравнивать только ПЛИС одного семейства.

В мою бытность руководителя службы техподдержки представительства MicrosemiSoC (Актел) мне этот вопрос задавали часто.
По опыту могу сказать следующее.
Не пытайтесь сравнивать все параметры, как, например, количество входов LUT.
Для ОЦЕНКИ достаточно сравнить количество абстрагированных блоков LUT+Триггер.
У ПЛИС MicrosemiSoC, за исключением нового семейства SmartFusion2, архитектура иная. Это массив универсальных логических ячеек, которые могут быть сконфигурированы либо как логика, либо как триггер. Поэтому, для создания ячейки LUT+Триггер в ProASIC3 нужно 2,5 логических ячейки.
При этом надо учитывать, что ПЛИС Altera или Xilinx можно заполнить проценов на 70. При большем заполнении нередко возникают пролемы с трассировкой и быстродействием.
ПЛИС MicrosemiSoC можно использовать почти на 100%.

Сравнивать более подробно не имеет смысла, т.к. на степень заполнения будет влиять и сам проект - его архитектура, разрядность шин, соотношение триггеров и логики и т.д.

в стародавние времена было у ксайлинса семейство 6000
чистый проазик на SRAM-е, если память меня не подводит

почему же от него отказались, а еще более древние семейства "породили" потомков : 3000/5000 - спартанов, а 4000 - виртексов?

мне кажется, потому что архитектура си-оф-гейтс ущербна из-за трассировки, то есть больших скоростей там не достигнешь.
то есть если хочешь эффективную трассировку добавить, то это имеет смысл только при усложнении ячейки, если хочешь усложнить ячейку, то это бессмыслено без разнообразных лонг-лайнов, халф-лайнов и т.п.

Актел (я не в курсе, ес-сно, их клиентской базы), по-моему, всегда ориентировался на спец применения, проазики типа как прототипирование. сейчас хочет закрыть нишу некого "SoC для бедных" своими фьюжинами. я желаю успеха - больше разных и хороших ПЛИС

но нормальные, в моем понимании, задачи для ПЛИС - те, которые не тянут микроконтроллеры/DSP, на Актел-ах решать невозможно.
как некое подтверждение, может быть отсутствие фирменных софт-корных процессоров для Актела, а процессор для спецприменений в ПЛИС вещь очень нужная. там с "железными" процессорами беда. у Гейслера есть 35МГц проц (он кстати барыжит проазиками и фьюжинами с прошитым процессором) . еще раз напишу 35МГц тактовая, это причем в сильно урезаном варианте - без средств отладки, без сопроцессоров, нормальных кэшей и т.п. аналог "тяжелого" ниоса/микроблейза работает на 25МГц в самом новом семействе PA3EL с самым быстрым спидгрейтом

то есть тут хоть в 2.5 логических ячеек, хоть в 5.5, хоть в 0.5 пересчитай - результат не изменится...




первое мое сообщение в этой теме

остальное от лукаваго