Cordic - 477Мгц. На каком камне он запустится быстрее?



Жирные - согласен. Жирные камни - это именно та ниша, на который Акроникс решил начать бороться.

А с какими камнями и китами вы сравниваете цены?

http://www.altera.com/devices/fpga/stratix...stx10-index.jsp

Хмм, 20нм в топку, сразу 20 + 14?
http://www.altera.com/technology/system-te...chnologies.html

Arria 10 - 20nm
Stratix 10 - 14nm

Туго придется Xilinx'у...

Ну, справедливости ради надо сказать, что Xilinx тоже не "шиком" брит: "Xilinx and TSMC Team to Enable Fastest Time to Market and Highest Performance FPGAs on TSMCs 16 nanometer FinFET"

Так что борьба предстоит суровая, я появление третьего участника может добавить остроты

Кстати, сравнивать Achronix'совские чипы с альтеровской Arria (хоть пятой, хоть десятой) смысла я не вижу. Если сравнивать - то со стратиксами (опять-таки, пятым и десятым).

А слабое место акроникса на сегодняшний день - ограниченная номенклатура микросхем.

Народ, как вы этот CORDIC собирали? Если его в лоб ставить как топовый модуль, самая сложная входная часть оказывается асинхронной, и частота завышается. Так на XC6VLX75T-3 получается 580МГц после PAR. Если добавить wrapper, то 525МГц(Synplify)/408МГц(PAR) , при трёх последовательных LUT плюс цепь переноса. В конвейер явно напрашивается ещё одна ступень.

Ну в тоже самое время Achronix предлагает новые чипы уже сейчас, а стратикс10 я слышал будут не раньше 14 года плюс когда они до нас дойдут? У Вас есть какая-нибудь информация по срокам? Фора в год - серьезно

Скорее, ограниченный набор IP core и малый (нулевой) опыт использования.
Конечно, далеко не все используют сторонние IP core, но все-таки это весомый агрумент, за год-два такую библиотеку, как у A & X не набрать никакими силами.
Думаю, пока гиганты тормозят, у Achronix есть шанс влезть в какие-то узкие ниши, где нужен только hi-end и желательно еще вчера. Причем только к тем, кто готов из-за этого ставить на темную лошадку.

Осторожно предположу, что после выхода предложений от A & X на сравнимых технологиях Achronix'у останется только загнуться, как это сделал какой-нибудь Abound Logic или продаться гигантам (например, Xilinx'у это может быть интересно для открытия пути к мощностям Intel). Пока что с трудом верится в появление полноценной третьей стороны в плисовом хай-энде. Разве что они изобрели какой-то принципиально новый интерконнект, а не просто первые вышли на передовые технологические нормы.

ППКС.

через мес будет анонсировано 8 Series.
меня вот одно поразило - ариа5 dsp сделан зачем то "весьма" ограниченым(чем мог бы) - chainout нельзя использовать если коэффиценты 16 бит но зато в стратиксе 5 можно
чистой вода маркетологи нашептали. ибо цена стратика5 в 2раза более чем арии 5.
Результат - кинтекс 7 рулит как по цене так и по тактовой. чего не скажу про арию 5//к сожалению.
зы ох уж эти маркетинговые игрульки Stratix10! почему не 6?

Ну так у Хилых еще лишь только 8, а у Альтеры уже целых 10 !

На шестиричную систему перешли

Мужики! Кто копает доку....
Было бы уместно показать тут архитектуру макроячейки. Сразу многие вопросы отпадут...
Если не в облом!

С ахрониксом все очень сложно ... Это первая и единственная в мире ПЛИС сделанная полностью по асинхронному маршруту. Понятия "Частота" у нее нету вообще, т.к. клоковые деревья и синхронная логика в этой ПЛИС эмулируются, а нижний уровень полностью асинхронен. Но эмулируются очень быстро, фактически на пределе переключения транзисторов. В интернете есть статьи, как там устроены ячейки ... но на гейт уровне, который неподготовленный человек не поймет (нужно знать основы самосинхронной схематехники). А вот доки в стиле обычных, синхронных ПЛИС я не видел .. правда и не искал особо.
В общем, резюме - эта ПЛИС будет себя вести с обычным синхронным дизайном не так как другие ПЛИС. Гдето будут вылезать огромные частоты и производительность, а гдето могут нарисоваться соврешенно новые подводные камни. Потому что надо всегда помнить - в этой ПЛИС ваш синхронный дизайн будет всеголишь 'эмулироваться', причем дважды - сначала эмуляция вентилей и клоковых деревьев на самом нижнем уровне, а потом эмуляция в обычном понимании -управление ключевыми мультиплексорами из встроенной SRAM. По сути, ахроникс - первый камешек, и драть они будут за свои чипы очень много. А те кто их купит, будут подопытными кроликами - слать авторам фидбэк и находить баги за свои же деньги. Имхо, технология более чем сырая. И очень дорогая.

1. Stratix IV и Stratix VI - легко спутать.
2. "Добрые старые времена" FLEX10K... Дальше будут Stratix 20, Stratix 30...

Это всё разговоры. А вот так взять и купить "кота в мешке" за 17 тыщ у.е... Если б ещё за 4-5, а так((

ерунду пишете или путаете с чем-то

для имплементации RTL (!) дизайна применяется синопсисовский (бывш. симплисити) симплифай(!)

то есть никакой асинхронности для пользователя нет (то есть тактовые деревья LUT+FF и т.п.) - в доках все описано

если при проектировании применяли "асинхронный маршрут", то во первых, нафиг это нужно - не понятно, во вторых это усложняет работу и ухудшает результат, и вообще, даже если при проектировании они пользовались олдувайскими кремниевыми скребками, то почему это должно иметь коммерческую привлекательность для потребителя?

------------------

UPD: не вытерпел - полез на сайт, думал, что проспал революцию в ПЛИСостроении и вообще, нет, ничего не проспал

цитата
Speedster22iHD FPGAs have two hierarchical clock networks: a global clock
network and a direct clock network.
то есть все как обычно

я когда-то на актелах самосинхронные конструкции делал - штука конечно прикольная, но работать с ней по серьезному нельзя, а переписать тулзы так, чтобы делали RTL->clockless тоже вижу проблемы (даже если предположить, что этим не энтузазист а коммерческая организация займется)