1. Общие вопросы.
1.1. Источники информации
1.1.1. Методические указания
1.1.2. Книги
1.1.3. Ссылки в Интернете
1.2. Готовые примеры
2. Синтезируемое подмножество языка.
3. Несинтезируемое подмножество языка (используется для моделирования, верификации и других целей).
4. Специфические вопросы (особенности синтезаторов, симуляторов, уловки при создании описаний).

1.1.1. Методические указания

<пока не написаны>

1.1.2. Книги

На русском языке:
01) Системы проектирования интегральных схем на основе языка VHDL. StateCAD. ModelSim. LeonardoSpectrum.
http://www.solon-press.ru/shop.html?id=269
02) Основы языка VHDL. Изд. 2
http://www.solon-press.ru/shop.html?id=128
03) Языки VHDL и VERILOG в проектировании цифровой аппаратуры
http://www.solon-press.ru/shop.html?id=131
04) Проектирование цифровых систем на VHDL
http://www.bhv.ru/books/book.php?id=966
05) Проектирование систем на микросхемах с программируемой структурой. 2-е издание
http://www.bhv.ru/books/book.php?id=13328

На английском языке:
01) Circuit Design With VHDL
http://www.amazon.com/gp/product/026216224...7627941?ie=UTF8
02) Digital Design with CPLD Applications and VHDL
http://www.amazon.com/gp/product/140184030...ce&n=283155
03) VHDL Coding Styles & Methodologies
http://www.amazon.com/gp/product/079238474...e&n=283155)
04) Digital Design with VHDL
05) VHDL Programming by example
http://www.amazon.сom/gp/product/007140070...ce&n=283155
06) The VHDL Cookbook (by Peter J. Ashenden)
07) Digital Design VHDL Laboratory Notes (by Cecil Alford)
08) VHDL Design Representation and Synthesis
http://www.amazon.com/gp/product/013021670...ce&n=283155
09) A VHDL Primer http://www.amazon.com/gp/product/013096575...ce&n=283155


1.1.3. Ссылки в Интернете (Для тех, кому лень тянуться за книгами).

01) VHDL технологии в представлении ЦНИИ Навигации и Управления
http://www.kvantn.com.ua/resourse/All/VHDL/VHDL_context.html
02) VHDL MINI-REFERENCE
http://www.eng.auburn.edu/department/ee/mgc/vhdl.html
03) Tutorial, examples, links, tools and books related to Verilog.
http://www.asic-world.com/verilog/index.html
04) VHDL Tutorial: Learn by Example by Weijun Zhang
http://esd.cs.ucr.edu/labs/tutorial/
05) Набор ссылок на различные ресурсы по VHDL (и Verilog).
http://members.aol.com/SGalaxyPub/useful_links_vhdl.htm
06) VHDL Manual
http://mikro.e-technik.uni-ulm.de/vhdl/anl...vhdl-all-e.html
07) Handbook on Verilog HDL
http://www.eg.bucknell.edu/~cs320/1995-fal...og-manual.html
08)VHDL обучающий портал
http://www.bsuir.unibel.by/vhdl/
09) VHDL handbook
http://www.hardi.com/haps/literature/VHDL-Handbook.pdf
10) On-line Verilog HDL Quick Reference Guide
http://www.sutherland-hdl.com/on-line_ref_...og_ref_top.html
11) Hamburg VHDL archive
http://tech-www.informatik.uni-hamburg.de/vhdl/
12) Центральный источник информации - http://vhdl.org, включая:
........FAQ from comp.lang.vhdl http://vhdl.org/comp.lang.vhdl/
........RASSP Support Page for VHDL http://vhdl.org/rassp/vhdl/

Если бы переменные были многоразрядные, то ^tsti выдавало бы "исключающее или" всех разрядов. А ^tsti[1] ^ ^tsti[2] выдавало бы "исключающее или" для двух таких операций. В-общем, бит четности.

Спасибо за ответы. Стало понятно.

Подскажите, как один порт подключить к трем в порт мапе.
Для примера, есть у меня два entity, одно с портом выход, другое с тремя портами на вход.
Объявляю в одном entity другой, (компонент), дальше задаю карту портов, и хочу чтобы с выхода данные цеплялись на все три входа.
Если делаю, что-то в таком духе:
load => R_A0,
load => R_C0,
load => R_B0,

То квартус ругается - Error (10347): VHDL error at e1.vhd(4220): formal parameter "Load" is already associated
Есть, конечно, вариант, что я сделаю три сигнала на три сигнала, но придется менять код, и лишние вещи делать не хочется..

Вместо того, что бы к 3-м экзямпляром выходного порта подцеплять 3 входных, надо подцепить на каждый входной порт, нужный выходной.

ЗЫ. ладно не хотите заниматься RTFM, но куда делать логика здравого смысла ? %)

 HDL_vs_SCH.rtf ( 99.95 килобайт ) Кол-во скачиваний: 430


Всем доброго времени суток!

Вчера, для аргументирования перехода со схемного ввода на HDL (для коллег), набросал небольшой документ. - во вложении.

Если есть комментарии - велкам

Написано большей частью верно. Вот только не написано самого основного - про отладку проектов, особенно больших. Посмотрите у меня на сайте, в статьях "Краткий Курс", о том как отлаживать, как подгружать в тестбенч данные из файлов и как данные выводить на монитор...
И еще. В русском, термина "схематик" - нет! Это жаргон!

Некоторые моменты заинтересовали. Если не трудно, поясните пжлст.
------------------------------------------------------------------------------------------------
2. Параметризация. В HDL модуля легко параметризируются - либо "модулях", либо "модули", нет?
------------------------------------------------------------------------------------------------
6. Версионность. Для проектов, написанных на схематике - думаю, описываем, нет?
------------------------------------------------------------------------------------------------
10. Открытые базы проектов. На данный момент существует большое количество как открытых, так и платных проектов/коров/модулей на HDL - что это? Не слышал.
------------------------------------------------------------------------------------------------
Реализован простой механизм, который позволяет дизайнеру безболезненно переключаться между различными описаниями (вариантами) одного и того же вложенного модуля - мне очень интересно что это значит? Что мешает в Верилоге описать модули Test, Test_2, а при вызове просто поменять поменять из:

в

если порты и параметры одинаковы, а отличается только лишь внутренняя структура файла ????

А зачем.
Обычно в графическом редакторе работают разработчики старшего поколения.
Они будут исходить из принципа разумной достаточности.
Этим должно озадачиться руководство. (Новые проекты - только на стандартизированных языках описания аппаратуры)

Что "зачем"... Вы то тут причем? Заинтересовало, попросил пояснить...
Руководству проекты готовые нужны быстро и сейчас. Пока они операторы изучат, пока конструкции с ними... ну Вы поняли

Я бы хотел говорить чуть шире, о графическом описании проектов, поскольку кроме схем существуют ещё, блок-схемы алгоритмов, диаграммы автоматов.

1. Ничто не мешает создать текстовый модуль и сделать соответствующую текстовую конструкцию, а затем вставить в модуль более высокого уровня описанным в графике.

2. Никаких проблем в графике с параметризацией нет, всё тоже самое в HDL Дизайнере MentorGraphics, как, в общем-то и в Квартусе.

3. По крайней мере, в HDL Дизайнере есть много режимов обновлений и поиск- замена которые позволяют менять в проекте, как в файлах так и по иерархии. Если не наворотить в схеме то и в, дальнейшем проблем с размещением блоков и линий не будет.

4. Совершенно наоборот, когда текстовое описание проще делаешь узел/модуль в тексте а остальное в графике.

5. С этим согласен на 100 %, надо к этому добавить ещё время на изучение тузлов и поддержание библиотек.

6. Никто не мешает сравнивать сгенерированные текстовые файлы, а для перехода в графику достаточно щёлкнуть мышкой.

7. В HDL Дизайнере можно и нужно размещать комментарии, которые будут передаваться в соответствующие места сгенерированных текстовых файлов. Кроме того графика является уже подготовленной для того чтобы её вставлять в тест описай документации.

8. Как раз наоборот: графику во все времена было рассматривать проще. Не зря же составляют для пояснения программ, блок-схемы алгоритмов, диаграммы автоматов и схемы.

9. Ничего подобного. Помню как в своё время меня пытались заставить сделать функциональную схему на описание в альтеровском AHDL чтобы разобраться в проекте.

10. Коры и модули проще вставлять в схему . Если вы хотите дорабатывать проект сделанный в тексте, тут ничего не придумаешь, надо корректировать соответствующий текст.

Спасибо за комментарий и подсказку "где копать ещё"
Правда, очень ценно - так что буду систематизировать и дополнять.

Касаемо жаргона. Ну что ж, да - ему не место в официальных изданиях, книгах и научных трудах. Но здесь - совсем другой коленкор (сорри за жаргон). Как говорится, "излишняя бюрократизация страны способна затормозить прогрессивные изменения в ней".

с уважением,
Д.

по поводу описания на HDL от gaisler

Возможно ли подключить в проект какое нибудь ядро с opencores.org на языке verilog в проект на языке verilogSystem?

можно

В ПЛИСах еще новичок. Почему возникает следующий вопрос. Довольно много программирую на C и Java, т.е. с данным синтаксисом хорошо знаком, по-этому интересует именно этот язык. Имеется ли какая нибудь толковая статья либо же книга, где на пальцах объясняют программирование на SystemVerilog?
А то что то когда про какие то АВТОМАТЫ идет речь, при этом перечисляемый тип объявляется "enum {IDLE,REQ,RESP} states;" повергает в ступор)))