1. Общие вопросы.
1.1. Источники информации
1.1.1. Методические указания
1.1.2. Книги
1.1.3. Ссылки в Интернете
1.2. Готовые примеры
2. Синтезируемое подмножество языка.
3. Несинтезируемое подмножество языка (используется для моделирования, верификации и других целей).
4. Специфические вопросы (особенности синтезаторов, симуляторов, уловки при создании описаний).

1.1.1. Методические указания

<пока не написаны>

1.1.2. Книги

На русском языке:
01) Системы проектирования интегральных схем на основе языка VHDL. StateCAD. ModelSim. LeonardoSpectrum.
http://www.solon-press.ru/shop.html?id=269
02) Основы языка VHDL. Изд. 2
http://www.solon-press.ru/shop.html?id=128
03) Языки VHDL и VERILOG в проектировании цифровой аппаратуры
http://www.solon-press.ru/shop.html?id=131
04) Проектирование цифровых систем на VHDL
http://www.bhv.ru/books/book.php?id=966
05) Проектирование систем на микросхемах с программируемой структурой. 2-е издание
http://www.bhv.ru/books/book.php?id=13328

На английском языке:
01) Circuit Design With VHDL
http://www.amazon.com/gp/product/026216224...7627941?ie=UTF8
02) Digital Design with CPLD Applications and VHDL
http://www.amazon.com/gp/product/140184030...ce&n=283155
03) VHDL Coding Styles & Methodologies
http://www.amazon.com/gp/product/079238474...e&n=283155)
04) Digital Design with VHDL
05) VHDL Programming by example
http://www.amazon.сom/gp/product/007140070...ce&n=283155
06) The VHDL Cookbook (by Peter J. Ashenden)
07) Digital Design VHDL Laboratory Notes (by Cecil Alford)
08) VHDL Design Representation and Synthesis
http://www.amazon.com/gp/product/013021670...ce&n=283155
09) A VHDL Primer http://www.amazon.com/gp/product/013096575...ce&n=283155


1.1.3. Ссылки в Интернете (Для тех, кому лень тянуться за книгами).

01) VHDL технологии в представлении ЦНИИ Навигации и Управления
http://www.kvantn.com.ua/resourse/All/VHDL/VHDL_context.html
02) VHDL MINI-REFERENCE
http://www.eng.auburn.edu/department/ee/mgc/vhdl.html
03) Tutorial, examples, links, tools and books related to Verilog.
http://www.asic-world.com/verilog/index.html
04) VHDL Tutorial: Learn by Example by Weijun Zhang
http://esd.cs.ucr.edu/labs/tutorial/
05) Набор ссылок на различные ресурсы по VHDL (и Verilog).
http://members.aol.com/SGalaxyPub/useful_links_vhdl.htm
06) VHDL Manual
http://mikro.e-technik.uni-ulm.de/vhdl/anl...vhdl-all-e.html
07) Handbook on Verilog HDL
http://www.eg.bucknell.edu/~cs320/1995-fal...og-manual.html
08)VHDL обучающий портал
http://www.bsuir.unibel.by/vhdl/
09) VHDL handbook
http://www.hardi.com/haps/literature/VHDL-Handbook.pdf
10) On-line Verilog HDL Quick Reference Guide
http://www.sutherland-hdl.com/on-line_ref_...og_ref_top.html
11) Hamburg VHDL archive
http://tech-www.informatik.uni-hamburg.de/vhdl/
12) Центральный источник информации - http://vhdl.org, включая:
........FAQ from comp.lang.vhdl http://vhdl.org/comp.lang.vhdl/
........RASSP Support Page for VHDL http://vhdl.org/rassp/vhdl/

Добавка в 1.1.3
09) VHDL handbook
http://www.hardi.com/haps/literature/VHDL-Handbook.pdf

Добавка в 1.1.3
10) On-line Verilog HDL Quick Reference Guide http://www.sutherland-hdl.com/on-line_ref_...og_ref_top.html
11) Hamburg VHDL archive http://tech-www.informatik.uni-hamburg.de/vhdl/
12) http://vhdl.org, включая:
........FAQ from comp.lang.vhdl http://vhdl.org/comp.lang.vhdl/
........RASSP Support Page for VHDL http://vhdl.org/rassp/vhdl/


Широкий круг статей по Verilog/SystemVerilog http://www.sunburst-design.com/papers/
Относится ко всем пунктам FAQ.

разведка докладывает книги заданной тематики обнаружены по следующим адресам(пароли и явки прилагаются (с) Путин) :
1. Circuit Design with VHDL
http://rapidshare.de/files/5271422/MIT.Pre...4_.TLF.pdf.html
password: ebooksatkoobe
благодарим cyberwolf
2. Digital Design with CPLD Applications and VHDL
http://www.ebooksclub.org/?link=lnp148
благодарим schullo
3. Digital Design with CPLD Applications and VHDL, 2E
http://rapidshare.de/files/19836973/1401840302.rar
Password: ebooksclub.org
4. Digital Logic and Microprocessor Design with VHDL
http://rapidshare.de/files/7260676/Micropr...DL_MAZ.rar.html

OR

http://www.megaupload.com/?d=RCS50ZWI
благодарим maz
5. Fundamentals of Digital Logic with VHDL Design (McGraw-Hill Series in Electrical and Computer Engineering)

http://rapidshare.de/files/13200896/Fundam...-2005_.pdf.html

благодарим m_s_z2002
6. VHDL Coding Styles and Methodologies, 1st edition (August 31, 1995)
http://rapidshare.de/files/11508458/vcsm.rar
Password: cathome
благодарим batangass
7. RTL Hardware Design Using VHDL : Coding for Efficiency, Portability, and Scalability
http://rapidshare.de/files/21735494/Wiley....ok-BBL.rar.html

PASSWORD: ebooksatkoobe
благодарим maxxum
8. VHDL : Programming By Example
Link: http://rapidshare.de/files/7914524/VHDL.Pr...4th.Ed.rar.html
Password: ebooksclub.org

цитата
3. Digital Design with CPLD Applications and VHDL, 2E
http://rapidshare.de/files/19836973/1401840302.rar
Password: ebooksclub.org
конец цитаты

Это никакое не второе издание, а самое что ни есть предыдущее 2000 года 841 стр по MAX+PLUS II :(
Во втором издании 1024 pages и VHDL and Quartus II

http://www.plis.ru/page.php?id=5

Pass: www.vsofts.net

На мой взгляд вот эта книга плохая - будьте внимательны:
06) The VHDL Cookbook (by Peter J. Ashenden)

Жаждущим рускоязычной книги - нашёл у Ихтика:
Зотов В.Ю.Проектирование цифровых устройств на основе ПЛИС фириы XILINX в САПР WebPACK ISE.2003.djvu

Подскажите, с чего начать, если начинаю практически с 0!!!!!!!!!!!!!! Спасибо!

Ниже русскоязычные источники и книги

Сергиенко VHDL для проектирования вычислительных устройств 2003
http://www.infanata.org/2006/10/29/vhdl_dl...gienko_a_m.html

Бибило П.Н. Основы языка VHDL
http://www.infanata.org/2007/03/21/osnovy_jazyka_vhdl.html

Е.А Суворова с Ю. Е. Шейнин Проектирование цифровых систем на vhdl
http://www.infanata.org/2006/10/19/proekti...em_na_vhdl.html

Поляков А. К. Языки VHDL и Verilog
http://www.infanata.org/2007/02/11/poljako...apparatury.html

чё-то я щас прошёлся, половина ссылок не работает..

http://systemc.dax.ru - обучающий материал по SystemC.

люди добрые, объясните, какой бит какому будет присвоен в Верилоге в следующем случае:

module little_big_assignment;
reg [0:7] little;
reg [3:0] big;
initial
little=big;
endmodule

спс

ИМХО :

little[0:3] = 3'bxxxx
little[4] = big[3]
little[5] = big[2]
little[6] = big[1]
little[7] = big[0]

ответ основываю на стандарте :

3.3.1 Specifying vectors



Как я понял msb всегда стоит слева, lsb справа. не важно какие индексы. И арифметика всегда работает по этим правилам.

Косвенное подтверждение этому

4.2.1 Vector bit-select and part-select addressing

спасибо, des00. не мог найти в стандарте прямого указания на это в встандартах. Precision действует именно так. сложность вопроса была в том, по каккому биту будет происходить выравнивание векторов - по нулевому little-а (и тогда присвоение д.б. little[0]=big[3] little[1]=big[2]...) или по нулевому big-а (и тогда по вашей схеме) - чёткого разъяснения я в стандарте не вычитал

NCVerilog (какой версии не помню и посмотреть не смогу) ругается на различиющееся направление индексов и не компилируется.

недогляд cadence-a подобные присваивания стандартом не запрещены (раньше mentor на такое тож ругался)

Ну как сказать. Я не считаю это неправильным. Это, ИМХО, повышает надежность. Лучше уж самому функцию сделать, чем пропустить в проекте.

дело вкуса. но из-зи того, что верилог ещё не научили делать шаблоны функций (тип как параметр), писать свою функцию для пакованного массива каждого типа данных мне не охота. я например на ВХДЛ забил как раз из-за того, что влом писать отдельную функцию сложения для каждого примитивного типа данных (утрирую конечно)

Нахожусь в самом начале изучения ПЛИС. (Altera)
Начал изучение с языка AHDL.
Что посоветуете: легко ли и надо ли вообще будет переходить потом на VHDL или достаточно будет знаний в AHDL писать не самые сложные проекты?

Многие пишут, что в среде разработки (макс или квартус) уже имеются модули всяких там счетчиков , регистров и т.д и т.п. т.е. их не надо писать с нуля самому, собирая из триггеров и логики, вопрос где я могу почитать про ЭТИ готовые функции на русском?
Честно говоря читая инфу по языку уже столкнулся с непонятием:
с логикой обычной вроде как понимаю, а вот Последовательностная логика

SUBDESIGN bur_reg
(
clk, load, d[7..0] : INPUT;
q[7..0] : OUTPUT;
)
VARIABLE
ff[7..0] : DFFE;
BEGIN
ff[].clk = clk;
ff[].ena = load;
ff[].d = d[];
q[] = ff[].q;
END;
что такое DFFE и ff[]??? откуда это без объяснений взялось и как это работает? Из моего понимания DFFE это функция триггера, а ff[].хх это сноска на внутренний вывод этой функции... но вот если я найду например какую нить функцию... или мне например надо найти такую, то где мне почитать что вот эти ff[] выполняют в неизвестной найденной мной функции? (с английским в том то и проблема, медленно.) Помогите плз.

DFFE - триггеры количеством 8, с именем ff. Все вместе - регистр разрядностью 8. Описание триггера можно найти в help в MaxPlus или Quartus в разделе примитивы (primitives). ff[].clk = clk; - подключение к 8 триггерам тактового, ff[].ena - вход разрешения загрузки, ff[].d - вход данных, ff[].q - выходы триггеров.

2yagger: Пользоваться поисковыми системами уже не модно?
http://www.sm.bmstu.ru/sm5/n4/oba/gl3.html

ммммм, возможно я неправильно выразился.
повторюсь:
но вот если я найду например какую нить функцию... или мне например надо найти такую, то где мне почитать что вот эти ff[] выполняют в неизвестной найденной мной функции? (с английским в том то и проблема, медленно.) Помогите плз.

где мне найти описание СТАНДАРТНЫХ функций альтеры? хотябы основных!!! счетчики, регистры, мультиплексоры.... (на русском языке), прочитав раз на русском, потом легче впитывать описание незнакомых функций на англицком.

Описание выводов этих функций находится в справке. Описание работы счетчиков, регистров и пр. находится в справочниках по цифровой технике. В хелпе на все функции находится таблица истинности для понимания которой не требуется знание английского языка. Описание по 10 страниц на каждый элемент вы не найдете, т.к. оно не нужно.

Ключевое слово MegaWizard Plugin manager.

Там можно выбрать что Вам нужно, счетчик или еще что то. Quartus щас не стоит у меня, но в одной из менюшек есть такой пункт, кажется в tools...
там нужно выбрать название фала и тип его для генерации устройства. потом этот файл можно подключить череp INCLUDE.

Спасибо за ответы. Буду учиться.

У меня вопрос специфический, но вдруг кто-нибудь знает? Помогите, пожалуйста!

Меня интересует литература по объектно-ориентированным расширениям VHDL. Больше всего, конкретно - по SUAVE. Книг таких, по-моему, нет, но хотя бы статьи - желательно с описанием синтаксиса.
К примеру, в сети много упоминаний о статьях Peter Asenden, выход на сами статьи - ?
То есть, вроде как-то можно заказать. А если просто так? Может, многого хочу, но я просто спрашиваю.

То же самое журналы. Например, хотелось бы найти Design and Test of Computers (April-June 1998).

Заранее спасибо, если кто отзовется.

хочу поделится одной штукой в Верилоге, которая меня сейчас сильно ухмыльнула (потратил на неё часа 2, отлавливая баг в программе).
как вы думаете чему равно выражение:

address=(y_coordinate*(picture_width>>2+1)+x_coordinate)*2;

при y_coordinate=2, picture_width=16, x_coordinate=3 ?

ЗЫ: ответ для самостоятельной проверки - корень квадратный из 196
и главное, что везде использовал оператор сдвига подобающим образом, а тут при числовых коэфициентах никак не мог заметить ошибки, вот что значит экономить на скобках

А железячник наверно бы picture_width>>2 как picture_width[x:2] оформил. И на разрядности бы съэкономил.
(Чтоб без предупреждений)

а программер наверное как "picture_width/4" (но думаю это единообразно, потому как синтезатор такую ерунду должен оптимизировать)
ЗЫ: я как-то для рабочей задачки к проекту по преобразованию бит-мапа написал на Си в цикле такую фразу for (j=0;j<num_dwords;j++){... if ((j&3)==3) fprintf(pic_mem, "\n");} так наш программист долго смотрел на это и так и не понял, при каких значениях переводится каретка

Да, приоритеты иногда играют злую шутку. 

Хочу задать вопрос метрам FPGA более широкого плана ....о приоритетах. Может даже философского плана...
Дело в том, что лет 15 назад Borland психанул и выпустил интересный продукт TurboProlog. Тогда это было необычно и модно, но послевкусие осталось. Принципы искусственного интеллекта я прочувствовал после 4 месяцев усиленного программирования на нём.
Всё совершенно по другому, нежели в процедурных языках.
1. Ты описываешь среду поиска (правила в пространстве поиска решения).
2. Формулирушь цель, которуая тебе нужна.
Дальше машина сама находит решения. Остаётся только выбирать подходящее.

Мы действуем традиционно. Описываем подробно как решать тот или иной фрагмент поэтапно. Шаг за шагом ...по алгоритму.

Неужели до сих пор не нашлось энтузиаста, который бы
1.описал макроячейку ПЛИС, связи с соседями и временные соотношения(описал среду)
2. на простых задачах показал бы к какому поведению приводит то или иное соединение (обучил систему)
3. попытался формально сформулировать цель поиска решения с приемлимыми условиями на выходе ????

Мне кажется это вполне естественным.
Я догадываюсь, что такое в синтезаторе уже есть, но тогда должен быть и язык который бы позволял напрямую описывать результат поиска решения, а не пошаговое описание решения задачи человеком...

Есть такое? Как его величают? Скорее всего такое может быть у братьев Белорусов...

в том-то и дело, что теорем-пруверы работают в плотном взаимодействии с оператором теперь представьте на сколько эффективным будет в таком случает сколько-нибудь сложной системы. вообще аналог есть - это ESL синтез. он тоже интерактивный.

Можно ли где-то в меру подробно почитать про ESL-синтез и как выглядит интеркативность?

Brian Bailey + ещё двое "ESL Design and Verification: A Prescription for Electronic System Level Methodology"(2007) - это общая концепция сквозного ESL дизайна. будет полезна не только тем кто планирует поиграться с ESL синтезом, но и тем кто интересуется стройной картиной сквозного логического дизайна "сверху-вниз". кроме прочего описан принцип ESL синтеза(2,5главы), но без технических особенностей. так что кому прочие аспекты не интересны могут сразу читать соотв.главы для общего предст. о синтезе. вообще книга полезная вся - state-of-the-art дизайна.
High-Level Synthesis From Algorithm to Digital Circuit под ред. Philippe Coussy + 1 (2008) - вот эта книжка конкретная по конкретным технологиям и тулзам. по сути сборник статей. в том числе есть главы о Catapult, Forte’s Cynthesizer, Bluespec.
и есть ещё одна продолжение первой (тех же авторов),но я её ещё не читал, поэтому без конкретных рекомменд.
ESL Models and their Application: Electronic System Level Design and Verification in Practice (конец 2009)- это в общем-то case study

интерактивность выглядит в основном как выбор вариантов исполнения выч.блоков, в т.ч. таймингов(латентности) вычислительных блоков. например выбор длинны конвейера выч.блока(если он конечно конвеерный).
ЗЫ: сразу прошу не устраивать флуда о том, что это конец эры HDL разработчиков (и даже не начало конца), потому что это не так. а чтобы понять почему - посмотрите вторую книжку и всё поймёте.

А как-же!? Только с течением времени тулз обучается на базе опыта оператора...
Тут другая проблема,- описание цели! Чтобы лаконично и понятно, что и когда(во времени) надо получить... Это нельзя сделать не усвоив описание среды поиска. И может даже редактировать это описание по ходу!

Спасибо за информацию! Обязательно погружусь..А белорусов я упомянул потому, что они упрямо продолжают развивать свои БМК.

там много прикладных проблем - и формулировка аксиом (т.е. то что вы относите к описанию среды) и формулировка теорем (то что "цель") ((NB:я не очень уверен в русскоязычной терминологии)). в общем проблема в формализации и недостаточности мощи ИИ на данный момент, чтобы делать это автоматически. я просто не хочу вдаваться в подробности, т.к. прикладного интереса для меня эта тема не представляет, а по3.14деть за жизнь - тема флудливая и с 0 на выходе.

а белорусы молодцы! желаю им всяческого успеха в развитии собственной технологичной промышленности.

А ссылку на сайт можете указать?

Я точно не знаю как они с ИИ..
http://www.uiip.bas-net.by/rus/l_ld_project__1.html
http://belisa.org.by/other/catalog12/proje...l?projectSN=162
Тут и Зеленоград не отстаёт...
http://www.ru.all-biz.info/g314433/
http://mri-progress.ru/?cat=5
Тут скопом
http://www.silab.su/index.php/ru/forum/topic?id=1

Это потециальные инициаторы работ по системам проектирования. Только что на самом деле?

Можно было бы и самим, если бы знать форматы бит заливки на соответствие конфигурациям макроячеек,шинам и портам В\В. Ошибка в этом недопустима.
Разработчики БМК этим распологают...

Вот и я не знаю.
Основная проблема, на мой взгляд, полное отсутствие ответственности за то что пишут в буклетах и каталогах.

эта проблема маркетингом зовётся(хотя с учётом местного колорита иногда очковтирательством высокому начальству)

Друзья и коллеги, подскажите, что за конструкция на Verilog?

Качнул модель памяти с cypress. Название модели CY7C1470V33-1XW-Verilog.
Внутри есть конструкции такого плана:
tsti[8] = tsti[7] ^^ tsti[6] ^^ tsti[5] ^^ tsti[4] ^^ tsti[3] ^^ tsti[2] ^^ tsti[1] ^^ tsti[0];
Операция ^ - понятно, а что означает "^^" в данном случае?

первый бинарный, второй унарный. если tsti[x] это биты, то не понятно зачем это сделано, если вектора, то какая то обобщенная четность %)

в заголовке модуля тип переменной указан
"reg [35:0] tsti;"

В описании на ZBT память нашел описание про так называемые биты паритета. Шина данных разрядности 36, из них 4 бита - те самые биты паритета (DQPx). Что они из себя представляют мне из описания не ясно "Functionally, these signals are identical to DQx".
Очевидно автор модели на cypress таким хитрым образом формирует те самые биты.

tsti[35] = tsti[34] ^^ tsti[33] ^^ tsti[32] ^^ tsti[31] ^^ tsti[30] ^^ tsti[29] ^^ tsti[28] ^^ tsti[27];
tsti[26] = tsti[25] ^^ tsti[24] ^^ tsti[23] ^^ tsti[22] ^^ tsti[21] ^^ tsti[20] ^^ tsti[19] ^^ tsti[18];
tsti[17] = tsti[16] ^^ tsti[15] ^^ tsti[14] ^^ tsti[13] ^^ tsti[11] ^^ tsti[11] ^^ tsti[10] ^^ tsti[9];
tsti[8] = tsti[7] ^^ tsti[6] ^^ tsti[5] ^^ tsti[4] ^^ tsti[3] ^^ tsti[2] ^^ tsti[1] ^^ tsti[0];

Однако вопрос остается открытм, не понимаю

Если бы переменные были многоразрядные, то ^tsti выдавало бы "исключающее или" всех разрядов. А ^tsti[1] ^ ^tsti[2] выдавало бы "исключающее или" для двух таких операций. В-общем, бит четности.

Спасибо за ответы. Стало понятно.

Подскажите, как один порт подключить к трем в порт мапе.
Для примера, есть у меня два entity, одно с портом выход, другое с тремя портами на вход.
Объявляю в одном entity другой, (компонент), дальше задаю карту портов, и хочу чтобы с выхода данные цеплялись на все три входа.
Если делаю, что-то в таком духе:
load => R_A0,
load => R_C0,
load => R_B0,

То квартус ругается - Error (10347): VHDL error at e1.vhd(4220): formal parameter "Load" is already associated
Есть, конечно, вариант, что я сделаю три сигнала на три сигнала, но придется менять код, и лишние вещи делать не хочется..

Вместо того, что бы к 3-м экзямпляром выходного порта подцеплять 3 входных, надо подцепить на каждый входной порт, нужный выходной.

ЗЫ. ладно не хотите заниматься RTFM, но куда делать логика здравого смысла ? %)

Нажмите для просмотра прикрепленного файла

Всем доброго времени суток!

Вчера, для аргументирования перехода со схемного ввода на HDL (для коллег), набросал небольшой документ. - во вложении.

Если есть комментарии - велкам