...
Test #(parameters)
tst(in, out ports);
....

...
Test_2 #(parameters)
tst(in, out ports);
...

  wr_tx_udp_data_LOW <=
               '1' when address = "1000" and wr_en='1' else '0'; -- 8 TX_UDP_DATA_LOW
       wr_tx_udp_data_HIGH <=
               '1' when address = "1001" and wr_en='1' else '0'; -- 9 TX_UDP_DATA_HIG
                                      .
                                      .
                                      .
           process(clk50, resetn)
           begin
           if rising_edge(clk50) then
          
           if wr_tx_udp_data_LOW = '1' then
        tx_udp_data_reg(31 downto 0) <= writedata(31 downto 0);
       else
        tx_udp_data_reg <= tx_udp_data_reg;
       end if;

        if wr_tx_udp_data_HIGH = '1' then
        tx_udp_data_reg(63 downto 32) <= writedata(31 downto 0);
        else
        tx_udp_data_reg <= tx_udp_data_reg;
        end if;

   if wr_tx_udp_data_HIGH = '1' then
        tx_udp_data_reg(63 downto 32) <= writedata(31 downto 0);
        else
        tx_udp_data_reg <= tx_udp_data_reg;
            end if;

           if wr_tx_udp_data_LOW = '1' then
                 tx_udp_data_reg(31 downto 0) <= writedata(31 downto 0);
                 tx_udp_data_reg(63 downto 32) <= tx_udp_data_reg(63 downto 32);
           elsif wr_tx_udp_data_HIGH = '1' then
                 tx_udp_data_reg(31 downto 0) <= tx_udp_data_reg(31 downto 0);
                 tx_udp_data_reg(63 downto 32) <= writedata(31 downto 0);
           else
                 tx_udp_data_reg <= tx_udp_data_reg;
           end if;

if wr_tx_udp_data_LOW = '1' then
                 tx_udp_data_reg(31 downto 0) <= writedata(31 downto 0);
           elsif wr_tx_udp_data_HIGH = '1' then
                 tx_udp_data_reg(63 downto 32) <= writedata(31 downto 0);
           else
                 tx_udp_data_reg <= tx_udp_data_reg;
           end if;

if wr_tx_udp_data_HIGH = '1' then
        tx_udp_data_reg(63 downto 32) <= writedata(31 downto 0);
        else
        tx_udp_data_reg(63 downto 32) <= tx_udp_data_reg(63 downto 32);
        end if;

        if wr_tx_udp_data_LOW = '1' then
        tx_udp_data_reg(31 downto 0) <= writedata(31 downto 0);
       else
        tx_udp_data_reg(31 downto 0) <= tx_udp_data_reg(31 downto 0);
       end if;

SDRAM_DQ <= WR_DATA_REG2    WHEN (PRES_STATE = WRITE_STATE) ELSE
                          (OTHERS => 'Z');

   WRITE_DATA_FROM_MEMORY:PROCESS
    (
        CLK
    )
    BEGIN
        IF (CLK'EVENT AND CLK = '1') THEN
            IF (NEXT_STATE = WRITE_STATE) THEN
                SDRAM_DQ <= WR_DATA_REG1;
            ELSE
                SDRAM_DQ <= (OTHERS => 'Z');
            END IF;
        END IF;
    END PROCESS;

Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder

clkn    Output    Info    Connected to dangling logic. Logic that only feeds a dangling port will be removed.    1
clkp    Output    Info    Connected to dangling logic. Logic that only feeds a dangling port will be removed.    2

--================================================================
-- Серилайзер для матрицы TX23D38VM0CAA
--================================================================
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SERILAISER IS
PORT
(
DATA_IN :IN STD_LOGIC_VECTOR(6 DOWNTO 0); -- Входные данные для серилайзера
DATA_CLOCK :IN STD_LOGIC; -- Синхрочастота входных данных
CLOCKx7 :IN STD_LOGIC; -- Частота х7 для серилайзера
ENABLE :IN STD_LOGIC; -- Сигнал разрешения работы

CLKn :OUT STD_LOGIC; -- Отрицательный выход LVDS линии синхрочастоты
CLKp :OUT STD_LOGIC; -- Положительный выход LVDS линии синхрочастоты

TXn :OUT STD_LOGIC; -- Отрицательный выход LVDS линии данных
TXp :OUT STD_LOGIC -- Положительный выход LVDS линии данных
);
END SERILAISER;

ARCHITECTURE SERILAISER_arc OF SERILAISER IS
SIGNAL DATA_REG0 :STD_LOGIC_VECTOR(6 DOWNTO 0); -- Регистр хранения входных данных
SIGNAL DATA_REG1 :STD_LOGIC_VECTOR(0 TO 6); -- Регистр1 для передачи в другой клоковый домен
SIGNAL DATA_REG2 :STD_LOGIC_VECTOR(0 TO 6); -- Регистр2 для передачи в другой клоковый домен
SIGNAL DATA_REG3 :STD_LOGIC_VECTOR(0 TO 6); -- Регистр3 С которого сериализируются данные
SIGNAL CLK_CNT :INTEGER RANGE 0 TO 6; -- Счетчик для серилайзера и востановления синхрочастоты
BEGIN
WRITE_INPUT_DATA:PROCESS
(
DATA_CLOCK
)
BEGIN
IF (DATA_CLOCK'EVENT AND DATA_CLOCK = '1') THEN
IF (ENABLE = '1') THEN
DATA_REG0 <= DATA_IN; -- По переднему фронту запишем входные данные
END IF;
END IF;
END PROCESS;

COUNTER_AND_CROSS_DOAIN_DATA:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
DATA_REG1(0 TO 6) <= DATA_REG0(6 DOWNTO 0); -- Передаем данные через клоковый домен старшим битом вперед.
DATA_REG2 <= DATA_REG1; -- Вторая ступень синхронизации
IF (CLK_CNT = 6) THEN -- Как только счетчик досчитает до 6
DATA_REG3<= DATA_REG2; -- Перепишем данные последний регистр
CLK_CNT <= 0; -- Обнулим счетчик
ELSE
CLK_CNT <= CLK_CNT + 1; -- Пока счетчик не досчитал до 6 инкрементируем его на 1
END IF;
END IF;
END IF;
END PROCESS;

CREATING_MATRIX_CLOCK:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
IF (CLK_CNT >=1 AND CLK_CNT <= 3) THEN -- Подставим фронты синхрочатоты матрицы как в даташите на матрицу
CLKp <= '0';
CLKn <= '1';
ELSE
CLKp <= '1';
CLKn <= '0';
END IF;
END IF;
END IF;
END PROCESS;
TXp <= DATA_REG3(CLK_CNT);
TXn <= NOT DATA_REG3(CLK_CNT);
END SERILAISER_arc;

CREATING_MATRIX_CLOCK:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
IF (CLK_CNT >=1 AND CLK_CNT <= 3) THEN -- Подставим фронты синхрочатоты матрицы как в даташите на матрицу
CLKp <= '0';
CLKn <= '1';
ELSE
CLKp <= '1';
CLKn <= '0';
END IF;
END IF;
END IF;
END PROCESS;

--================================================================
-- Серилайзер для матрицы TX23D38VM0CAA
--================================================================
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SERILAISER IS
GENERIC
(
CLK_MATRIX : INTEGER := 0 -- 0 disable. 1 enable out signals
);
PORT
(
DATA_IN :IN STD_LOGIC_VECTOR(6 DOWNTO 0); -- Входные данные для серилайзера
DATA_CLOCK :IN STD_LOGIC; -- Синхрочастота входных данных
CLOCKx7 :IN STD_LOGIC; -- Частота х7 для серилайзера
ENABLE :IN STD_LOGIC; -- Сигнал разрешения работы

TXn :OUT STD_LOGIC; -- Отрицательный выход LVDS линии данных
TXp :OUT STD_LOGIC; -- Положительный выход LVDS линии данных

----------------------- СИНХРОСИГНАЛ МАТРИЦЫ ВКЛЮЧАЕТСЯ ЕСЛИ ПЕРЕМЕННАЯ CLK_MATRIX = 1-----------------------------
CLKn :OUT STD_LOGIC_VECTOR(CLK_MATRIX - 1 DOWNTO 0); -- Отрицательный выход LVDS линии синхрочастоты
CLKp :OUT STD_LOGIC_VECTOR(CLK_MATRIX - 1 DOWNTO 0) -- Положительный выход LVDS линии синхрочастоты
);
END SERILAISER;

ARCHITECTURE SERILAISER_arc OF SERILAISER IS
SIGNAL DATA_REG0 :STD_LOGIC_VECTOR(6 DOWNTO 0) := (OTHERS => '0'); -- Регистр хранения входных данных
SIGNAL DATA_REG1 :STD_LOGIC_VECTOR(0 TO 6) := (OTHERS => '0'); -- Регистр1 для передачи в другой клоковый домен
SIGNAL DATA_REG2 :STD_LOGIC_VECTOR(0 TO 6) := (OTHERS => '0'); -- Регистр2 для передачи в другой клоковый домен
SIGNAL DATA_REG3 :STD_LOGIC_VECTOR(0 TO 6) := (OTHERS => '0'); -- Регистр3 С которого сериализируются данные
SIGNAL CLK_CNT :INTEGER RANGE 0 TO 6 := 0; -- Счетчик для серилайзера и востановления синхрочастоты
BEGIN
WRITE_INPUT_DATA:PROCESS
(
DATA_CLOCK
)
BEGIN
IF (DATA_CLOCK'EVENT AND DATA_CLOCK = '1') THEN
IF (ENABLE = '1') THEN
DATA_REG0 <= DATA_IN; -- По переднему фронту запишем входные данные
END IF;
END IF;
END PROCESS;

COUNTER_AND_CROSS_DOAIN_DATA:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
DATA_REG1(0 TO 6) <= DATA_REG0(6 DOWNTO 0); -- Передаем данные через клоковый домен старшим битом вперед.
DATA_REG2 <= DATA_REG1; -- Вторая ступень синхронизации
IF (CLK_CNT >= 6) THEN -- Как только счетчик досчитает до 6
DATA_REG3<= DATA_REG2; --- Перепишем данные последний регистр
CLK_CNT <= 0; -- Обнулим счетчик
ELSE
CLK_CNT <= CLK_CNT + 1; -- Пока счетчик не досчитал до 6 инкрементируем его на 1
END IF;
END IF;
END IF;
END PROCESS;

CLKMATRIX : IF (CLK_MATRIX > 0) GENERATE
CREATING_MATRIX_CLOCK:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
IF (CLK_CNT >=2 AND CLK_CNT <= 4) THEN -- Подставим фронты синхрочатоты матрицы как в даташите на матрицу
CLKp <= "1";
CLKn <= "0";
ELSE
CLKp <= "0";
CLKn <= "1";
END IF;
END IF;
END IF;
END PROCESS;
END GENERATE;

OUT_DATA_CREATING:PROCESS
(
CLOCKx7
)
BEGIN
IF (CLOCKx7'EVENT AND CLOCKx7 = '1') THEN
IF (ENABLE = '1') THEN
TXp <= DATA_REG3(CLK_CNT);
TXn <= NOT DATA_REG3(CLK_CNT);
END IF;
END IF;
END PROCESS;

END SERILAISER_arc;

WORK_STATE_MACHINE:PROCESS
    (
        PRESS_STATE
    )
    BEGIN
        REQ_RD            <= '0';                                     -- По умолчанию нет запроса на чтение
        REQ_WR           <= '0';                                     -- По умолчанию нет запроса на запись
        CNT_ENA           <= '0';                                     -- Работа счетчиков запрещена
        RESET_ALL_COUNTER <= '0';                                     -- Запрещено сбрасывать сётчики
        
            CASE PRESS_STATE IS

                WHEN IDLE               =>  NULL;                     -- В состоянии ожидания ничего не делаем

                WHEN READ_DATA          =>                            -- В состоянии чтения SDRAM памяти
                                            REQ_RD   <= '1';          -- Посылаем запрос на чтение
                                            CNT_ENA  <= '1';          -- Разрешаем работу счётчиков - формирователей адреса
                                            
                WHEN NEW_FRAME          =>                            -- В состоянии поступившего нового кадра
                                            RESET_ALL_COUNTER <= '1'; -- Сбрасываем счетчики - формирователи адреса
                
                WHEN WRITE_DATA         =>                            -- В состоянии записи данных в SDRAM
                                            REQ_WR   <= '1';          -- Посылаем запро на запись
                                            CNT_ENA  <= '1';          -- Разрешаем работу счётчиков - формирователей адреса
                                            
                WHEN WAIT_FIFO_READING  =>  NULL;                     -- В состоянии ожидания опустошения FIFO буфера мтарицы ничего не делаем

                WHEN OTHERS                     =>  NULL;                
            END CASE;
    END PROCESS;

        
             CASE PRESS_STATE IS

                 WHEN IDLE               =>  NULL;                     -- В состоянии ожидания ничего не делаем

                                            
                 WHEN WAIT_FIFO_READING  =>  NULL;                      -- В состоянии ожидания опустошения FIFO буфера мтарицы ничего не  делаем

                 WHEN OTHERS                     =>  NULL;

WHEN OTHERS    =>
        REQ_RD            <= '0';                                     -- По умолчанию нет запроса на чтение
        REQ_WR            <= '0';                                     -- По умолчанию нет запроса на чтение
        CNT_ENA           <= '0';                                     -- Работа счетчиков запрещена
        RESET_ALL_COUNTER <= '0';

    COUNTER_PROC : PROCESS
    (
        CLK
    )
        VARIABLE COUNTER : INTEGER RANGE 0 TO 15;
    BEGIN
        IF (RISING_EDGE(CLK)) THEN
            IF (COUNTER = 15) THEN
                COUNTER := 0;
            ELSE
                COUNTER := COUNTER + 1;
            END IF;
        END IF;
        
        IF (COUNTER = 14) THEN
            LOAD_DATA <= "0111";
            LOAD_ENA  <= '1';
        ELSE
            LOAD_DATA <= (OTHERS => '0');
            LOAD_ENA  <= '0';
        END IF;

    END PROCESS;

        IF (RISING_EDGE(CLK)) THEN
            IF (COUNTER = 15) THEN
                COUNTER := 15;
            ELSE
                COUNTER := COUNTER + 1;
            END IF;
        END IF;

WAIT FOR 780 ns;