цифровых ASIC -ов я вообще ни одного не делал, и вряд ли уже доведется. и как бы цена ошибки на ASIC и на FPGA чуть-чуть разная. думаю отсюда и не полная поддержка xilinx всех мыслимых и немыслимых констрейнов. В том же фирменном ядре гигабитного МАК-контроллера есть место, где задержку надо подбирать практически методом научного тыка, и это задокументировано и подробно расписано. на ASIC такой роскоши нельзя себе позволить.

Нет, не ОК - нарушаете Tspicyc, который в таблице 18 дан в общей части таймингов SPI, относящейся как к мастеру, так и слейву. Так что, 50 мбит/с в фичах - это, видимо, досадная опечатка вследствие copy/paste какого нибудь. Как и 8 в слейве, кстати. Так что, разрешенный максимум у него 12,563 мбит/с как в мастере, так и в слейве (1/79.6 нс).



Вот и не надо к этому на FPGA привыкать. Вредно.

c SSP не все так однозначно. системныы 100МГц действительно можно поделить минимум на 2 и получить 50 МГц SSP_CLK. а времянка нормирует только вход MISO. Так что или гдето в документации ошибка, или все надо читать буквально, и тогда на выход MOSI можно передавать на 50 МГц, а если нужно MISO - все гораздо медленее. надо производителя пытать.

если читать огромный мануал там все сходиться с даташитом.
в мастере делитель не меньше 2 (причем только четные числа), в слейве не меньше 12. Вот и получается 50 для мастера и 8 для слейва. И это повторяется много где, так что не опечатка.

Просто это не SPI, в котором, кстати и мастер и слэйв режим работают по одной времянке. Это SSP а он как-то скудно описан. Может он для своих%)?

Но по осциллографу все как по картинкам, и на 50 МГц работает четко (в одну сторону гарантированно проверены), контрольные суммы сходятся данные правдоподобны. В обратную похоже тоже. Сейчас гоняю тесты памяти (память с доступом по SPI), похоже тоже все неплохо...

Кстати и делитель и регистр доступа один у входа и выхода, так что передавая на 50 МГц, он и принимает на них же. Запустить на разной скорости не реально. Наиболее вероятно что захват идет четко по фронту с 0 холдом, вот они ни про что и не стали писать. Потому что меня данные по падающему фронту, они будут к поднимающемуся. Ну глупо делать что-то что на 50 МГц работает, а шевелит данными еле еле....

О. SPI, с которого все начиналось, плавно преобразовался в SSP

Там вообще описан только setup time в 30 нс, таблица 16, и никаких требований больше. IMHO выход один - писать в техподдержку, пусть огласят весь список таймингов....

Да и 30 нс какой-то крайне жестокий сетап, при заявленных 50 МГц сверху (20 нс клок), видится каким-то бредом.

Вообще сколько ни читал описаний про SPI, фронты клока как бы ни при чем, там должны быть защелки. Но все обычно работают по фронтам. Поэтому данные можно выталкивать раньше, лучше всего в момент захвата. Как-то так. И все времянки упрощаются.

Если вы вразумительно объясните в чем разница между SSP и SPI буду рад. Я так понял вопрос только названий.

Писать в поддержку,... думаю через месяц два напишут "чего?" и на том успокоятся Чиркану письмецо, с меня не убудет, а там поглядим, но думаю глухо будет...


We will respond to requests in the order they are received and will make every effort to reply within 5 working days.
главное чтобы не надорвались

Это просто два совершенно разных блока с разной внутренней схемой и функциональностью, разным управлением, и т.д. В одной и той же микросхеме может быть несколько блоков SPI0/1/2 и SSP0/1/2. режим SPI у SSP это всего лишь один из режимов (там еще microwire, и SSI с хитрой фрейм-синхронизацией), а у блока SPI - он единственный. Короче, просто два совершенно разных блока, один из которых (SSP) может тоже, как и SPI, работать в режиме SPI.
Но, так как эти блоки совершенно разные, и друг с другом не связанные, времянки у них естественно у каждого свои. Возможно, там и разработчики у SPI и SSP совершенно разные, и каждый, например, пишет как ему нравится.

Да сами сравните - главы 17 и 18 мануала http://www.ru.nxp.com/documents/user_manual/UM10360.pdf

я имел ввиду с точки зрения интерфейса а не железа...

Имейте в виду, что интерфейс это всегда железо

Нормальная болезнь всех форумчан.

Что касается SSP или SPI, то на больших частотах смена и захват работает на одном и том же фронте. Проблем ранее не обнаруживал. В результате всех паразитных задержек как раз и происходит смещение на полтакта. Как-то так.

Сообщение отредактировал Corner - Jan 9 2014, 14:48

Так воюете то с железом, а не с логикой интерфейса!

воюю с тем что назвал SSP, SPIаем, а меня сразу не поняли... ну да ладно...



считал что не имеет отношение к делу, так в итоге и оказалось



ну да к этому в конце и пришли, хотели сделать последние обконстрейнить холд, чтобы совсем все красиво было, но с этим обломались, сам ксалинкс предлагает этот констрейн проверять глазьями по отчету разводки...

Просто мы, дезинформированные, полезли в документацию за времянками, и совсем не в ту ее часть... Это я вот про что.

тех поддержка как и обещала приложила все усилия и сказала вот что

Hi Andrey,
Our datasheet does specify Data Setup time (MISO Line) in SSP Master mode.
But unfortunately, we don't have any figures for data hold timing.


то есть при 20 МГц клоке, у них время установки 30 нСек, сам клок при это 50 нСек, и следовательно между одним и другим фронтом у них 25 нСек...

про все остальное они не знают%)...


вообщем я сделал все что смог...