Именно, мягче.
На KIT-ах от самого Freescale выравнивание DDR2 сделано с точностью 10 мм! имея в распоряжении 12 слоев.
С повышением частоты раза в 3 ну усилить требование до 3 мм я считал бы разумным.
А тут ребята выжимают 0.25 мм точность и при этом никак не смотрят на длину переходов, а она то уж по 0.1 мм на одно переходное будет.
При этом ссылаются на документ от все того же Freescale c какими-то странными цифрами.

У TI гораздо более толковые инструкции по разводке DDR.

Длина перехода = толщина платы, т.е. 1.6-1.8мм. Так что выполнить выравнивание в 10-25 милсов, как того часто требуют(не очень ясно зачем) становится затруднительным.

Так не пойму, что здесь плохого? Если переходные не учитывают, то и дорожки можно с разбросом 2 сантиметра вести или что?

У ребят DDR3, всё же. Упростили себе жизнь и не стали считать переходные, т.к. Альтиум их не учитывает, а руками лень, видать. Практика показала, что для их дизайна этого достаточно. Как и для большинства проектов, где один-два чипа памяти рядом с процессором. И ссылаются на документацию производителя процессора, что логично.
Некоторые ещё и расстояние от пина до кристалла считают. Только где такую инфу берут? Для ПЛИС это возможно, а для процессора?

А рекомендации TI эти?
http://www.ti.com/lit/an/sprabi1a/sprabi1a.pdf

Такое встречается, и часто.
Даже скрипт есть, дабы это учитывать

Эм... А можно чуть подробней, откуда эту информацию по длине линий черпают? Для того imx6, к примеру. В документации мне подобное не встречалось.

По поводу физической задержки в некоторых PDF указывается длина для скоростных трасс, в которых следует учесть эту задержку. Мне, по крайней мере, парочка таких попадала.
Что касается FGPA то после того как туда прошьется код -- в тех же программах и формируется файл с таблицей, где указаны задержки по PIN.

У fpga длины каждого пина разные. Даже если банки оптимизированы под ddr3, все равно длину никто внутри ровнять не будет.
По поводу процессоров. Например у ti как то проскакивала информация на их форуме, что они внутри корпуса выравнивают длину внутри байт памяти и адресов. Так что для нас считаем, что они выровнены, поэтому ровняем без учета внутренней длины. интел прикладывает файл с длинами. Поэтому сейчас стратегия такая: есть файл, учитываем, нет - считаем, что все выровнено.

Могу вас обрадовать, в новой версии Altium Designer 14.3 длина переходных отверстий будет учитываться в общей длине цепи!

А какая длина? по всей длине ПО или нужного участка от одного слоя до другого.?

А есть мануалы по разводке DDR в новых версиях AD. А то встречаются только для старых версий где выравнивание по настоящему еще не работало.

А оно в общем не изменилось

На последних презентациях показывали выравнивание в полуавтоматическом режиме, впечатляет.

так оно уже лет 5 такое

Ну неужели за пять лет не появилось в этом вопросе ничего нового.

Нет появилось. но оно на поверхности и на пальцах пересчитать можно.
Принципиального- ничего