| |
|
  |
 QUARTUS, MODELSIM, Проект по переводу документации |
|
|
|
|
 Apr 15 2014, 05:17
|
Участник
Группа: Участник
Сообщений: 39
Регистрация: 26-01-05
Из: Зеленоград
Пользователь №: 2 214
|
Цитата(dortonyan @ Feb 21 2014, 14:34)  Привет всем. Пытаюсь запустить моделсим из квартуса.
Скачал последнюю 13-ю версию квартуса и моделсима с сайта альтеры. Написал простенький код на VHDL, скомпилировал, все гуд. Но при попытке запуска RTL анализа появляется окно с ошибкой о ненайденом исполнительном файле modelsim-altera:
[attachment=83333:NativeLink_Error.png]
Проверил в опциях путь, все ок:
[attachment=83334:Options.png]
Кто-нибудь узал 13-ый квартус с моделсимом? Не могу понять где косяк. По моему решилось добавлением "\" после win32aloem
|
|
|
|
|
|
|
|
Apr 27 2014, 10:35
|
Группа: Новичок
Сообщений: 2
Регистрация: 13-01-10
Пользователь №: 54 768
|
Парни, может кто поделиться любым (хоть счетчик) готовым проектом, в котором из 13 квартуса можно в моделсиме посмотреть поведение системы на уровне вентилей. Чтобы загрузил, запустил и уведел работающий результат. Нужна рыба разобраться как эту связку можно заставить работать. Уже месяц пытаюсь побороть данную систему - дальше поведенческого моделирования продвинуться не могу...
Сообщение отредактировал tems-ya - Apr 27 2014, 10:37
|
|
|
|
|
|
|
|
May 26 2014, 09:49
|
Участник
Группа: Участник
Сообщений: 65
Регистрация: 30-03-14
Пользователь №: 81 150
|
А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???
|
|
|
|
|
|
|
|
May 26 2014, 10:02
|
Гуру
Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369
|
Цитата(RamZoom @ May 26 2014, 17:59) А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Такого в принципе быть не может. Что-то можно сделать автоматически, но не все... К примеру, откуда "микроконтроллер" может знать, с какой программой он будет работать? Вот так же и Вериложный файл не может "знать" как и в каком порядке к нему будут приложены входные воздействия... Смотрите на veriloghdl.org есть программа МЕС2012 они вроде может слепить тестбенч... А какие проблемы есть с тесбенчем?
--------------------
www.iosifk.narod.ru
|
|
|
|
|
|
|
|
May 26 2014, 12:16
|
Участник
Группа: Участник
Сообщений: 65
Регистрация: 30-03-14
Пользователь №: 81 150
|
Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу
|
|
|
|
|
|
|
|
May 26 2014, 14:05
|
Гуру
Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369
|
Цитата(RamZoom @ May 26 2014, 20:26) Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу Странно... Вот МоделСим - это как раз и есть самый стандартный симулятор... А "дописывать" задержки там не нужно. Смотрите RTL симуляцию и если компилятор говорит, что все развел в соотв. с заданными констрейнами, то больше ничего и не нужно...
--------------------
www.iosifk.narod.ru
|
|
|
|
|
|
|
|
Oct 1 2014, 12:19
|
Частый гость
Группа: Свой
Сообщений: 115
Регистрация: 19-03-06
Пользователь №: 15 389
|
Цитата(RamZoom @ May 26 2014, 13:49) А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Возможно создание скелета тестбенча. Наприм. в Active-hdl герерируется: инстанс тестируемого модуля с объявлением портов, параметров... С помощью скриптовых языков можно прикрутить свои шаблоны, но тесткейсы придется писать самому.
|
|
|
|
|
|
|
|
Nov 17 2017, 20:47
|
Участник
Группа: Участник
Сообщений: 52
Регистрация: 9-11-17
Из: Ростов-на-Дону
Пользователь №: 100 129
|
Цитата(Esquire @ Jan 23 2005, 17:16) С определенной натяжкой можно считать методическим материалом по Quartus выложенное эфовцами здесь. Здравствуйте, мне тоже очень важна и интересна эта информация. Даже готов помочь с переводом с английского. Но эта ссылка не работает почему-то, не могу посмотреть материал. Помогите 
|
|
|
|
|
|
|
|
Nov 20 2017, 11:10
|
фанат Linux'а
Группа: Свой
Сообщений: 1 353
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008
|
Цитата(RamZoom @ May 26 2014, 15:16) Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу Для чисто функциональной симуляции RTL так делать не требуется. Цитата(RamZoom @ May 26 2014, 12:49) А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Только простейшие шаблоны, не думаю что ИИ развит настолько, чтобы создавать хорошие тесты.
--------------------
|
|
|
|
|
|
|
|
Nov 21 2017, 08:58
|
Гуру
Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369
|
Цитата(_Ivan_33 @ Nov 21 2017, 11:44) Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown Вот гляньте бесплатное, но возможно это не все то, о чем мечталось... Download link: http://www.veriloghdl.org/download/vtc2012setup.exe
--------------------
www.iosifk.narod.ru
|
|
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
