Для RTL проектирования используем VHDL. Verilog встречается, но не собственного производства

Я бы хотел начать с VERILOG

Я бы VHDL изучил, пусть меня научат!

К схемотехнике прицепился, никак не отлипну.

Сообщение отредактировал kst - May 13 2006, 22:55

Я VHDL изучал из принципа: так как на младших курсах ПОЛИТЕХа нам обещали, что расскажут на старших, но так и не рассказали...Пришлось осваивать самому.

Я все-таки чистой воды программист и в разработку аппаратуры пришел можно сказать случайно. Еслиб начал со схемотехнического ввода, плюнул бы на это занятие и пошел куда нить базы данных ваять. Про VHDL & Verilog(IMHO) их я б действительно сравнивал, как ТП и СИ, первый язык более типизированный, строгий(если можно так сказать ). С него лучше всего начинать изучение ХДЛ, так же как и программирование с ТП, но со временем начинаешь понимать, что для написания крупных проектов он слишком громоздок, многабукав . Что касается лучшего понимания иерархии в исходниках VHDL - согласен, но это опять справедливо только для начинающих. Структуру программы на С тоже сначала труднее понять, чем структуру той же программы описаной на ТП, но со временем появляется навык и никаких проблем с этим уже не возникает, а наоборот, начинает казаться, что Verilog/C намного лаконичнее и удобнее для восприятия.

Хотя я все-таки такого мнения, что нужно разбираться в обоих этих языках, как наиболее распространенных на сегоднешний день. Потому как если вы знаете только один из них, то рано или поздно возникнут проблемы и придется осваивать другой.

З.Ы. Многие фирмы которые в Штатах занимаются разработкой VLSI( по крайней мере которые я нашел в инете) требуют от VLSI-дизайнеров знания именно Veriloga, хотя VHDL там стандартизирован.

ИМХО вы сильно ошибаетесь, начинать с ВХДЛ можно отбить у человека всю охоту этим заниматься. По уровню системности проектирования ВХДЛ стоит выше чем верилог, к нему начинает приближаться только систем верилог. Но скоро начнется эра систем си, концепция которого ИМХО %70 концепция ВХДЛ.
ВХДЛ это язык больших проектов, как раз потому что у него есть строгая типизация, возможности иерерахии типов, пакеты, библиотеки, перегрузка операторов, конфигурации, встроенный механизм assertов и еще очень много возможностей.
Насчет его многословности это все идет от VHDL'87, VHDL'93 не требует деклариации компонентов (основной источник многописания). разница между signal/req(wire) в 3 буквы думаю ничего не решает, т.к.разработчики под ФПГА это прежде всего не программисты, а схемотехники и качество их работы определяется не кол-ом строчек кода, а разработаным блоком выполняющим ТТХ.



Да еще много фирм сваливает с верилога на систем си, что теперь считать что систем си лучше верилога ?
Популяризация верилога для VLSI вызвана тем, что изначально системы были простые и их описывали на уровне более близком к железу (Verilog) но уровень современных проектов таков, что требуется описание на более высоком уровне иерерхии (VHDL).
Скажу более если у вас работает команда разработчиков,
то в случае верилога либо один блок пишет один девелопер и вы стандартизируете интерфейсы вплоть до разрядностей и уровней, либо регулярно натравливаете на код аналоги LINT систем.
и собирая проект в кучу используете опять же LINT систему , либо пользуете разработанные топ менеджером проекта пакеты с типами данных и не имеете подобного гемороя.
Все это вызвано одной проблемой цена ошибки в хардварных делах много выше чем в софтовых,
как по трудностям идентификации места с ошибкой, так по трудностям повторной сборки проекта.

Использую схемотехнический ввод проетров + AHDL, но постепенно переползаю на схемотехника + Verilog и в конце концов Verilog.

Я читал недавно, что для систем си пока еше нет нормальных синтезаторов, неужели уже появились?

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

чуть не в тему. Про СистемС - встречал утверждение, что описание на SystemC не является cycle-accurate, в отличие, например, от VHDL/Verilog. Что это означает и как сказывается на точности соответствия описания его имплементации?

Утверждение неправильное В SystemC существует не меньше уровней абстракций, чем в VHDL/Verilog. Cycle-accurate модель можно описать на SC без проблем. Все, необходимые для этого механизмы, там есть.

Мне тоже так казалось - ведь там есть Clocked Process, значит можно на каждом цикле обновление состояний делать. Но не имею никакого опыта с SystemC, вот и спросил, насколько оно соответствует действительности.

Verilog

Мне было все равно с чего начинать. Но начал с VHDL, так как на мой взгляд (тогда первый и не совсем верный) verilog похож на С. А так как на С мне все равно что писать (хотя предпочитаю С++), то решение было принято в пользу VHDL. Чтобы мозг не мог автоматом переносить приемы в программировании напрямую на HDL.
Скажу что VHDL доволен. Есть все что надо, может быть только define не хватает.
Но использовать define в программировании тоже не особо рекомендуется, все что можно надо подменять на константные члены классов либо классы-шаблоны.

Самый драйв пошел, когда в конференции нашел ссылку на статью по организации дизайнов в виде двух процессов (от автора процессора Леона кажется). После нее в мозгу чего-то щелкнуло и встало на свои родные места - все понятно и приятно.
Жду следующего большого проекта, чтобы начать с SC работать.

Сообщение отредактировал Major - Aug 22 2006, 09:41

Раньше писал на AHDL, потом перешел на VHDL. Особых сложностей не заметил.
Многие из наших разработчикаов до сих пор все рисуют в графике и слышать даже не хотят о языках.
Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).