Опрос: какой язык вы используете.

Кроме вышеперечисленного использую также ввод временнОй диаграммы (в MAX+Plus II).

в основном, VHDL.

Когда был выбор - с чего начать, выбрал Verilog. Ещё не разу не пожалел!

Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.

КАТЕГОРИЧЕСКИ согласен!!!

[quote=bbg,Jan 18 2005, 12:29]
[quote=makc,Jan 18 2005, 10:34]Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.
[/quote]
IMHO, VHDL гораздо ближе к C++, чем Verilog, хотя... Они просто находяться на чуть-чуть разных ступеньках: один (VHDL) больше заточен под "системное" проектирование, другой (Verilog) - под "топологическое". Но это всё IMHO, мне оба удобны. Теперь выбираю только исходя из того, что проще коллегам и заказчикам.

Мне кажется, что нужно быть знакомым с несколькими (многими) инструментами, но пользоваться чем-то избранным. В данном случае VHDL, поскольку именно на нем можно создать систему и промоделировать ее.

Насчет похожести VHDL на C++, по мне так он больше похож вообще на паскаль...

makc
Это я к тому, что ежели заказчик хочет сорцы на VHDL - сделаем на VHDL. Студенту надо срочно набросать тест, а ему проще на Verilog - тоже Ok.
А всё таки VHDL - это чистой воды ADA, а она ближе к С++, чем к Pascal .
P.S.:Это я недавно книженцию закончил читать - "Основные концепции языков программирования", ну и, типа, умничаю понемногу
P.P.S.: Кстати рекомендую - полезная штука, кое где "вправила мне мозги".
P.P.P.S:Я знаю отличия между программированием и описанием , просто когда я стал относиться к VHDL именно как к языку программирования, стало значительно проще.

2 ASN

Я говорил про похожесть синтаксиса... Что касается сходства с АДой, то ничего тут сказать не могу - писать на ней не приходилось, но учитывая то, что заказчик был при разработки и того и другого средства один, очень может быть, что между ними есть большое сходство.

Кстати, VHDL - не язык программирования. Он язык описания...

А есть какие то тонкие отличия между материями называемыми "язык программирования" и "язык описания" (конечно в контексте темы)?

В принципе есть, ведь одно дело описание аппаратуры, другое дело описание алгоритмов, предназначенных для выполнения на определенном процессоре:
При описании аппаратуры ориентация идет либо на описание поведения (при этом описывается множество параллельных процессов), либо на уровне структуры (описывается взаимосвязь между элементами в терминах сигналов).
При использовании языков программирования параллелизм явно не описываеся (за исключением специальных языков/расширений языков), а описывается последовательность действий алгоритма...

Хотя, конечно, можно утверждать, что практически любой алгоритм реализованный в виде программы на языке высокого уровня можно транслировать в некоторое аналогичное описание аппаратуры...

Вот видите, вы сами сказали описание алгоритма!


Совершенно согласен с вами что такие языки как VHDL и Verilog - это специализированные языки программирования

IMHO лучше начинать с теоретических основ ВТ не привязываясь к конкретным языкам. С++ и VHDL (или др.) потом сами придут
Сорри за много мелких постов - прокси взбесился не пропускает большие куски

На самом деле, согласен, что VHDL гораздо более строг и типизирован, да и у нас в (России, а также в Европе) он распространен гораздо больше, но в тоже время он громоздок. Все навороты VHDL сконцентрированы в основнов в его packages, а не в самом "ядре" языка. Верилог, наоборот, лаконичен, но менее строг, обладает рядом полезных свойств (например, директивы препроцессора и системные функции). В общем, выбор за вами. Однако, мне кажется, что на- чинать лучше с VHDL (не зря его называют классическим HDL-языком), последующий переход на Verilog у меня прошел безболезненно и достаточно быстро.

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

Ох уж эти сказочки, что верилог весь из себя так похож на Ц. Доколе?

Он похож например хотя бы тем, что код занимант меньше места.

Verilog. Русский матерный тоже, но редко

А я как вводил через схематик , так и буду этим заниматься, потому что он больше всех похож на P-CAD!!!!!
А это мне привычней

Я пишу на VHDL, но в последнее время в инете появилось много открытых корок на Verilog - поэтому приходится разбираться с Verilog-ом.

Пользуюсь Верилогом, AHDL и схематиком. Надо будет, что-то другое - освоим! Какие проблемы!

Когда был совсем зеленых - рисовал схемы,
Когда пришли задачии росложнее - изучил VHDL, почему его?
Да потомушто про него больше слышал, чем про Verilog,
да и для меня он всетаки ближе по описанию к Си.

Удивительные результаты - неужели настолько популярны Xilinx ???
По моему для альтеры только AHDL в качестве рабочей лошадки - может я постарел? ( но это видимо вопрос к психотерапевту )
Кто-нибудь скажет яркие доводу в пользу VHDL - если писать самому и только для альтеры.

зы Актуален опрос какие кристалы вы предпочитаете Altera vs Xilinx

Пользуюсь и схемотехническим описанием и VHDL и SystemC.
Весь вопрос в том, для чего вы используете средство описания...
Иерархические проекты можно описывать и на VHDL и других яз. -
только вот видеть его (иерарх.представление) понятнее и нагляднее в графическом виде (и отлаживать)..
Старт реализации алгоритма иногда лучше делать на С/SystemC ---
А вот после устаканивания моделей и тестбенчей - на этапе синтеза - лучше переходить к схемотехн. <-> VHDL описанию...!Понятнее , что получаеться и где могут быть проблемы.

Начал со схематики, перешел на VHDL! Пока не жалею.....

Очень долго использовал Схематехнический ввод,но перешел на VHDL - и так понравилось.

Выбрал Verilog, т.к. он позволяет контролировать синтез до уровня гейтов.

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

Да, я уже много раз писал об этом, что вся фирма должна писать на том языке, на котором пишет ее лучший программист. И это не мода, а возможность пользоваться лучшими на фирме библиотеками и образцами проектов.

Что касается HDL-языков по сравнению со схемами:
1. Позволяют делать параметризованные проекты. Не блоки, а именно проекты. Т.е. если Debug=Y, то одни блоки, шины, лог анализаторы и тд, а если Debug=N, то часть начинки, которая используется только для отладки - удаляется.
2. Из HDL легко сконвертить блок-схему алгоритма и наоборот. Например, используя HDL-дизайнер от Ментора. Сразу можно посмотреть и оценить именно то, что сделано.
3. Легче писать комментарии.
4. Легче копировать куски. Меньше возни с графикой.
5. Но кому-то легче воспринимать картинку, чем текст.

Теперь VHDL и Verilog:
1. VHDL - приходится больше колотить букв
2. VHDL - более строгий для компиляторов и симуляторов. С Verilogом неоднократно было так, что компиляторы все пропускали, а потом только при синтезе находились ошибки.

Про AHDL:
От него все равно придется уходить на больших проектах, поскольку:
1. все корки написаны на HDL и разбираться с ними все равно придется
2. при симуляции нельзя пользоваться файлами для данных, нет возможности пользоваться Taskами.
Если кому-то оажется полезной статья о переходе с AHDL на VHDL - можно взять у меня на сайте.

Удачи!

Начинал с VHDL, из любопытства попробовал Verilog, он показался более удобным и компактным, новые проекты теперь пишу на Verilog.

Для RTL проектирования используем VHDL. Verilog встречается, но не собственного производства

Я бы хотел начать с VERILOG

Я бы VHDL изучил, пусть меня научат!

К схемотехнике прицепился, никак не отлипну.

Я VHDL изучал из принципа: так как на младших курсах ПОЛИТЕХа нам обещали, что расскажут на старших, но так и не рассказали...Пришлось осваивать самому.

Я все-таки чистой воды программист и в разработку аппаратуры пришел можно сказать случайно. Еслиб начал со схемотехнического ввода, плюнул бы на это занятие и пошел куда нить базы данных ваять. Про VHDL & Verilog(IMHO) их я б действительно сравнивал, как ТП и СИ, первый язык более типизированный, строгий(если можно так сказать ). С него лучше всего начинать изучение ХДЛ, так же как и программирование с ТП, но со временем начинаешь понимать, что для написания крупных проектов он слишком громоздок, многабукав . Что касается лучшего понимания иерархии в исходниках VHDL - согласен, но это опять справедливо только для начинающих. Структуру программы на С тоже сначала труднее понять, чем структуру той же программы описаной на ТП, но со временем появляется навык и никаких проблем с этим уже не возникает, а наоборот, начинает казаться, что Verilog/C намного лаконичнее и удобнее для восприятия.

Хотя я все-таки такого мнения, что нужно разбираться в обоих этих языках, как наиболее распространенных на сегоднешний день. Потому как если вы знаете только один из них, то рано или поздно возникнут проблемы и придется осваивать другой.

З.Ы. Многие фирмы которые в Штатах занимаются разработкой VLSI( по крайней мере которые я нашел в инете) требуют от VLSI-дизайнеров знания именно Veriloga, хотя VHDL там стандартизирован.

ИМХО вы сильно ошибаетесь, начинать с ВХДЛ можно отбить у человека всю охоту этим заниматься. По уровню системности проектирования ВХДЛ стоит выше чем верилог, к нему начинает приближаться только систем верилог. Но скоро начнется эра систем си, концепция которого ИМХО %70 концепция ВХДЛ.
ВХДЛ это язык больших проектов, как раз потому что у него есть строгая типизация, возможности иерерахии типов, пакеты, библиотеки, перегрузка операторов, конфигурации, встроенный механизм assertов и еще очень много возможностей.
Насчет его многословности это все идет от VHDL'87, VHDL'93 не требует деклариации компонентов (основной источник многописания). разница между signal/req(wire) в 3 буквы думаю ничего не решает, т.к.разработчики под ФПГА это прежде всего не программисты, а схемотехники и качество их работы определяется не кол-ом строчек кода, а разработаным блоком выполняющим ТТХ.



Да еще много фирм сваливает с верилога на систем си, что теперь считать что систем си лучше верилога ?
Популяризация верилога для VLSI вызвана тем, что изначально системы были простые и их описывали на уровне более близком к железу (Verilog) но уровень современных проектов таков, что требуется описание на более высоком уровне иерерхии (VHDL).
Скажу более если у вас работает команда разработчиков,
то в случае верилога либо один блок пишет один девелопер и вы стандартизируете интерфейсы вплоть до разрядностей и уровней, либо регулярно натравливаете на код аналоги LINT систем.
и собирая проект в кучу используете опять же LINT систему , либо пользуете разработанные топ менеджером проекта пакеты с типами данных и не имеете подобного гемороя.
Все это вызвано одной проблемой цена ошибки в хардварных делах много выше чем в софтовых,
как по трудностям идентификации места с ошибкой, так по трудностям повторной сборки проекта.

Использую схемотехнический ввод проетров + AHDL, но постепенно переползаю на схемотехника + Verilog и в конце концов Verilog.

Я читал недавно, что для систем си пока еше нет нормальных синтезаторов, неужели уже появились?

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

чуть не в тему. Про СистемС - встречал утверждение, что описание на SystemC не является cycle-accurate, в отличие, например, от VHDL/Verilog. Что это означает и как сказывается на точности соответствия описания его имплементации?

Утверждение неправильное В SystemC существует не меньше уровней абстракций, чем в VHDL/Verilog. Cycle-accurate модель можно описать на SC без проблем. Все, необходимые для этого механизмы, там есть.

Мне тоже так казалось - ведь там есть Clocked Process, значит можно на каждом цикле обновление состояний делать. Но не имею никакого опыта с SystemC, вот и спросил, насколько оно соответствует действительности.

Verilog

Мне было все равно с чего начинать. Но начал с VHDL, так как на мой взгляд (тогда первый и не совсем верный) verilog похож на С. А так как на С мне все равно что писать (хотя предпочитаю С++), то решение было принято в пользу VHDL. Чтобы мозг не мог автоматом переносить приемы в программировании напрямую на HDL.
Скажу что VHDL доволен. Есть все что надо, может быть только define не хватает.
Но использовать define в программировании тоже не особо рекомендуется, все что можно надо подменять на константные члены классов либо классы-шаблоны.

Самый драйв пошел, когда в конференции нашел ссылку на статью по организации дизайнов в виде двух процессов (от автора процессора Леона кажется). После нее в мозгу чего-то щелкнуло и встало на свои родные места - все понятно и приятно.
Жду следующего большого проекта, чтобы начать с SC работать.

Раньше писал на AHDL, потом перешел на VHDL. Особых сложностей не заметил.
Многие из наших разработчикаов до сих пор все рисуют в графике и слышать даже не хотят о языках.
Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).

а можно ссылочку или примерное название статьи - было бы инетерсно почитать для развития

аха.. я при работе в ПиКаде плююсь.. эти соединения все ручками проводить =) Но тут альтернативы нет :(
хотя наглядность у схемного представления несравненно выше. порой даже сначала в голове "нарисуешь" прежде чем на hdl писать)

ПиКады разные бывают. Те, что 200x - монстры, у которых удобство интерфейса с пользователем стоит не на первом месте. Для "ручного" проектирования не подходят. Есть расхожий анекдот про то, как P-CAD создавался. Самый первый P-CAD 1.0-4.5 был сделан командой электронщиков, которым пришлось переквалифицироваться в программистов. Потом его перекупила софтверная фирма. И вот программисты для электронщиков выпустили свое _изделие_. Называлось это счастье P-CAD 6.0 На этом можно поставить точку в истории ПиКадов. Кстати, Схемаджи очень неплохая рисовалка, только без редактора топологии печатных плат. Много приятнее 200x и понимает все их форматы. Отечественная.

Вот эта статья (на форуме поиск вылетает).
www.gaisler.com/doc/vhdl2proc.pdf

To Maior
Хотел бы тоже оценить высокий уровень абстракции. Но VHDL не знаю. А проект count8 в пункте 5.4
с ошибками и Квартусом не синтезируется. Не могли бы Вы откорректировать этот проект и открыть новую тему в программируемой логике.

Major, cпасибо :)

sazh, cтрочка с "architecture..." должна выглядеть так: