Цитата(gerber @ Feb 19 2015, 03:01)

В связи с этим знание количества циклов выполнения собственно ядром ничего не решает и нужно разве что из спортивного любопытства.
В МК с кешем более 90% выборок кода (а то и данных) могут выполняться из кеша.
И, при правильной организации ПО, наиболее часто используемые данные располагаются во внутренней ОЗУ, которая как я понимаю обычно - 0-wait state.
К тому-же SDRAM для Cortex-M (к примеру) - скорее исключение и в основном он используется без внешней ОЗУ, а значит и данные расположены во внутренней.
И даже если выборки идут напрямую из внутренней флешь, то тоже не всё так печально.
Например: в Tiva (семейство Cortex-M от TI) хоть внутренняя флешь работает на частоте 20МГц, но шина к ней - 256-битная, что даже на линейном коде сплошь состоящем из 4-байтовых команд, обеспечивает
предвыборку и выполнение кода на максимальной частоте CPU ==120МГц без тактов ожидания.
На более взрослых ARM, кеш кода/данных уже (как правило) обязательно наличествует (и большего объёма), так что там % кеш-промахов при выполнении кода ещё меньше.
Так что - любопытство скорее не спортивное