В изделии две cpld EPM570 с одинаковой прошивкой.
На тактовые входы обоих поступает общая частота 120 MHz от кварцевого генератора.
Сигнал синхронного сброса счётчика (reset) формируется внешней микросхемой и поступает на обычный I/O pin альтер.
Длительность фронта нарастания сигнала сброса ~ 20 нс.
Длина проводника клока и сброса между альтерами ~ 3 см шириной 0.25 мм.
Могут ли при таких условиях альтеры работать не синхронно?
Если да, то что посоветуете сделать чтобы при каждом сбросе добиться 100% синхронного запуска счетчиков?

Время пробега 3 см в "стандартном" FR4 получается около 215 пс (эпсилон 4,6). Это меньше периода импульсов частоты 120МГц (8,3 нс) и длительности фронта, так что на синхронизации дорожка сказаться не должна.

Спасибо. Я так и предполагал.

А вот, длительность фронта сигнала сброса (20 нс) беспокоит.

Изделие реальное. Пока единичное.
Раз сто включал-выключал и просто пинцетом сброс формировал, всегда синхронно стартуют счётчики.
Но всё же что то беспокоит а не начнутся ли проблемы в партии из за разброса параметров мс или еще чего.

А почему фронт сброса такой медленный?
Как вариант сброс одной ПЛИС сделать от другой.

Ну, какой есть...
Т.е. Вы считаете что от скорости нарастания сигнала сброса может зависеть синхронность запуска альтер?
Если да, то каким должен быть сигнал сброса для синхронного запуска счётчиков обоих альтер?


Не хочется "лезть" в альтеру.
И прошивку хочется иметь одинаковую для обоих.

Детально не вдавался никогда, но вот вопрос - а что из себя представляет процесс начального конфигурирования логической структуры MAXII при включении? Там же flash конфигурационная на борту. И генератор тактовый встроенный с разбросом от 3.3МГц до 5.6МГц. Сдаётся мне, что при включении некий автомат начинает читать конфигурационную флеш и распихивать битики по элементам управления ячейками. С учётом огромного допустимого разброса тактовой частоты, время готовности у двух одинаковых микросхем с одинаковой прошивкой, в таком случае, будет существенно разное. Уверены, что сброс заканчивается не раньше, чем сконфигурируются максы?
Думаю, что при любых раскладах надо выделять хотя бы 1 проводник под синхронизацию старта уже загруженной и запустившейся прошивки. Как минимум, просто enable какой. Ну или вплоть то передачи номера состояния цифрового автомата в соседний корпус.
Даже идеально одновременно загруженные устройства, при приведённой схеме тактирования и сброса, не гарантируют синхронной смены состояния счётчика, если фронт сброса совпадёт с фронтом тактовой частоты. Один запустится, допустим, сразу, а второй "дождётся" следующего такта.

Уверен. Минимальная длительность ноля сигнала сброса 1 сек. Reset формирует мк.


Т.е. при любой длительности фронта нарастания сигнала сброса возможен не синхронный старт счётчиков.
Но чем этот фронт меньше тем меньше вероятность совпадения его фронта (уровня при котором максы считают его единицей) с фронтом тактового сигнала.
Я правильно мыслю?

Интересно, а можно ли посчитать вероятность не синхронного старта счётчиков такой схемы?

Чем меньше сигнал находится в зоне неопределённого уровня, тем, разумеется, меньше вероятность.
Посчитать можно что угодно. Но бывает, что математика приближает нас к пониманию процессов, а бывает, что - отдаляет от реальной жизни.
Я бы предложил Вам сделать так:

Кроме того, для CPLD1 назначить входу захвата сброса опцию триггера Шмидта.
p.s. линию сброса для cpld2 случайно провёл в рамке кристалла - не обращайте внимания, она с выхода slaveresetout до входа slaveresetin полностью - внешний проводник. Не особо длинный, разумеется.

ресет надо сихнронным с клоками сделать, перед подчаей на вход обоих cpld пропустить через пару Дтриггеров, тактируемых от тех же клоков, лучше инвертированных.
тогда по положительному фронту обе cpld гарантированно увидят одно и то же состояние ресета.

Спасибо за разъяснение. Теперь всё ясно.

Придётся и разводку менять и прошивки будут разные для максов


Спасибо. Тоже вариант.

А зачем через пару Дтриггеров пропускать? Почему одного не достаточно?

Классическая схема синхронизации. На выходе первого триггера возможна метастабильность, которая на выход второго не попадёт (очень низкая вероятность).
Читайте про CDC (Clock Domain Crossing)

Почитал про метастабильность.
Еще о метастабильности.
цитирую:

У меня клок 120 MHz довольно близко к 100.
Но частота событий 1-2 ну может аж 10 раз в день.
Это количество включений изделия.

Получается : 60*60*24*1000000/10*20/365= > 473 млн лет.

Стоит ли с этим бороться?

Тем более мк может контролировать работу максов.
Если не запустились, то еще раз ресетом дёрнуть.

Правильно вам посоветовали. 20нс - очень медленное нарастание сигнала - может случиться так, что в одной ПЛИС сработает по порогу в этом такте, в а другой ПЛИС в следующем. Получите рассинхронизацию в один такт. Выход один - сброс пропустить через два триггера, и синхронизированный завести в обе ПЛИС. Не забудьте убедиться что синхронный сброс дошел менее чем за один период до обеих ПЛИС (ПЛИС или CPLD, не суть важно).

А вот с этого и стоило начинать. Если допускается сброс максов в процессе работы, то вариант с контролем их синхронности и последующим ресинхронизирующим сбросом вполне нормальное решение.
Но триггер шмита на вход и синхронизирующие триггера на ресет очень желательны. И контроль за рассинхронизацией так же желательно сделать внутри одного из максов.


Прошивка у максов может быть одинаковая - просто часть ее (синхронизация и контроль) будут использоваться только в одном их максов (а присутствовать могут в обоих, не помешает). А вот разводку придется менять, увы.