Интересно было бы таки увидеть спектр 100Мгц.
Вы хотите сказать, что шумы Зилинкса минус 160 на 10кГц - ведь улучшение всего-навсего на 6дБ на триггере? Или-таки стоит еще один триггер, защелкивающий результат деления на 5, но чистым клоком 100МГц, миновавшем ПЛИСину? Или поделили внутри на 10, но результат по D защелкнули 74AUP1G80GW чистыми 100МГц на С?

Сообщение отредактировал ledum - Jun 25 2015, 10:12

5 сообщений ниже.


Если с CPLD снимать, то на том же графике светлым цветом - тоже после деления на 5, т.е. ничего хорошего. А если стробировать LL-триггером с чистым 100 МГц на входе C, то получается красиво - под -175 дБн/Гц за вычетом ФМ станций, влезших на 100 МГц.

А., я не о шумах - там и +-10МГц не совсем понятно влезло ли, а о спектре +-20МГц вокруг 100МГц и выше до 200МГц с подключенной приблудой делителя. Но если только ЧМ-ки, то терпимо - у нас это около минус 80дбн на 100МГц, если никаких мер не предпринимать. Но у АС74 триггеров обратный пролаз бешенный - сам не ожидал. Интересно у всех ли фирм.

Пролаз не смотрел, должен быть ниже, у LL емкости меньше. Но развязки надо делать, согласен.

О какая штука ещё есть!
Н193ПЦ3.pdf
(Копипастить в строку ic-info.ru/upload/iblock/af5/Н193ПЦ3.pdf)
Военная ЭСЛ в крутом корпусе.
Измериловка, но шумы не указаны.

Можно ещё здесь глянуть
http://www.wenzel.com/wp-content/uploads/dividers.pdf

А как был реализован делитель в CPLD и были ли попытки сравнить шумы разных вариантов реализации делителя на 5?

На vhdl.


Что сравнить? vhdl с verilog?

CPLD c AD5508 или с AD5513.

CPLD выступает в качестве вспомогательного инструмента, не стал бы ее упоминать, сбивает с толку. Шумы в моем примере определяет низковольтная логика, поэтому и акцент нужно делать именно на ней. В диапазоне входных частот до 400 МГц, равных ей по шумам ничего нет, ни AD5513, ни AD5508, ни каких-либо других. Выше по частотам выбор намного меньше, но использовать готовые "раздатчики" нужно очень внимательно, в своих задачах предпочитаю ставить RF-усилители, без деления частоты, с пассивным делением мощности - так надежней и спокойней.

Может я глупость скажу, сорри, с ПЛИСами имел дело только через "схематический ввод" или как-там его, ну Вы поняли.

Так вот я могу нарисовать делитель двоичным счетчиком, могу нарисовать счетчиком Джонсона будет ли разный ФШ у таких реализаций? Меня интересовало были ли попытки посмотреть?

Сообщение отредактировал Шаманъ - Jun 25 2015, 16:38

Ответил выше. Не будет зависеть от структуры, и проверять, понятное дело, смысла нет.

С дополнительным триггером понятно, что не будет, я же интересовался будет ли влияние на шумы делителя в CPLD (без триггера).

В CPLD сильно не разгуляешься, структура фиксирована, шумы будут определяться выходным триггером. Поищите статью Enrico Rubiola, он объединял несколько выходов в разных комбинациях. Итоги не утешительные.

The Λ divider - Rubiola, Enrico
Phase Noise and Jitter in Digital Electronic Components

В конце-концов, если очень неймётся реализовать делитель на 5 на логике, то почему бы это не сделать на Тиньках по классической схеме на триггерах?