| |
|
  |
 Тактовый сигнал 1 кГц |
|
|
|
|
 Aug 24 2015, 08:46
|
Участник
Группа: Участник
Сообщений: 68
Регистрация: 2-05-15
Из: Смоленск
Пользователь №: 86 484
|
Цитата(blackfin @ Aug 24 2015, 12:40)  Дык, если на новом (низкочастотном) клоке логики сидит не много, то, как уже сказали, лучше (и проще) использовать выход счетчика в качестве clk_ena,
а если на этом новом клоке сидит половина FPGA, то лучше сделать честный клок и сэкономить тучу киловатт*часов электроэнергии..
ИМХО, конечно.. Спасибо. Висит на этом клоке только два счетчика антитвита. Но чтобы в двоичной системе 25000 = 110000110101000. Счетчик получается 15 разрядный. С какого выхода счетчика тактировать антитвит?
|
|
|
|
|
|
|
|
Aug 24 2015, 08:56
|
Знающий
Группа: Свой
Сообщений: 802
Регистрация: 11-05-07
Из: Томск
Пользователь №: 27 650
|
Цитата(blackfin @ Aug 24 2015, 14:48) Ну, ясное дело, вот с этого:
wire comp = ((12500-1) == cntr25MHz); Ужос-ужос-ужос! Волосы на клоке детектед! Тогда уж так :
reg comp;
always@(posedge clk)
comp <= ((12500-1) == cntr25MHz);
|
|
|
|
|
|
|
|
Aug 24 2015, 08:59
|
Гуру
Группа: Свой
Сообщений: 3 106
Регистрация: 18-04-05
Пользователь №: 4 261
|
Цитата(Bad0512 @ Aug 24 2015, 11:56) Ужос-ужос-ужос! Волосы на клоке детектед! Еще раз.. Вы невнимательны к контексту. Здесь уже нету клока, а есть clk_ena == comp, для которого сработают setup/hold всего проекта.. PS. Если, конечно, ТС не захочет создавать отдельный клок, чтобы тактировать "только два счетчика антитвита".. Чудесато!..
|
|
|
|
|
|
|
|
Aug 24 2015, 09:07
|
Знающий
Группа: Свой
Сообщений: 597
Регистрация: 24-05-06
Из: г. Чебоксары
Пользователь №: 17 402
|
Цитата Ужос-ужос-ужос! Волосы на клоке детектед! Прости господи (и модер за офф), буква лишняя померещилась  А зачем несчастному антидребезгу настолько высокая точность, что именно 1кГц, а не 900Гц и не 1.2кГц? Подобрали примерно близкое что-то с одной единичкой в коде (в старшем разряде) и пользуйте её. Ни шума, ни волос в непотребных местах, ни логики лишней.
--------------------
Почему разработчики систем повышенной надёжности плохо справляются с простыми проектами? :)
|
|
|
|
|
|
|
|
Aug 24 2015, 09:15
|
Участник
Группа: Участник
Сообщений: 68
Регистрация: 2-05-15
Из: Смоленск
Пользователь №: 86 484
|
Цитата(blackfin @ Aug 24 2015, 13:11) А Вы чего ожидали? Что соберется Intel Core-i7? я ждал, что будет один вход глобального такта и один выход 1 кГц А кто такой ТС?
|
|
|
|
|
|
|
|
Aug 24 2015, 09:21
|
Знающий
Группа: Свой
Сообщений: 597
Регистрация: 24-05-06
Из: г. Чебоксары
Пользователь №: 17 402
|
Цитата(aleshanoff @ Aug 24 2015, 13:15) я ждал, что будет один вход глобального такта и один выход 1 кГц Код module async
(
clk25MHz,
clk1KHz
);
input clk25MHz;
output reg clk1KHz;
reg [13:0] cntr25MHz;
always @(posedge clk25MHz)
begin
if (cntr25MHz == 12499)
begin
clk1KHz <= !clk1KHz;
cntr25MHz <= 0;
end
else
begin
cntr25MHz <= cntr25MHz + 1;
end
end
endmodule
--------------------
Почему разработчики систем повышенной надёжности плохо справляются с простыми проектами? :)
|
|
|
|
|
|
|
|
Aug 24 2015, 09:25
|
Участник
Группа: Участник
Сообщений: 68
Регистрация: 2-05-15
Из: Смоленск
Пользователь №: 86 484
|
Цитата(blackfin @ Aug 24 2015, 13:17) И формулируйте свои хотелки более внятно, а то народ (включая меня) неверно реагирует..  Спасибо за замечание. Прину к сведению.
|
|
|
|
|
|
|
|
Aug 24 2015, 10:33
|
Знающий
Группа: Свой
Сообщений: 802
Регистрация: 11-05-07
Из: Томск
Пользователь №: 27 650
|
Цитата(blackfin @ Aug 24 2015, 14:59) Еще раз.. Вы невнимательны к контексту.
Здесь уже нету клока, а есть clk_ena == comp, для которого сработают setup/hold всего проекта..
PS. Если, конечно, ТС не захочет создавать отдельный клок, чтобы тактировать "только два счетчика антитвита"..
Чудесато!.. Насколько я вас понял - речь шла именно за полноценный клок (иначе к чему все эти пляски с "create_generated_clock"?), а не за clock_enable. Но в любом случае защёлкнуть результат сравнения в триггере очень полезно потому что : 1. Если константа сравнения достаточно большая, то на сравнении мы запросто можем получить 3 слоя логики - а это уже немало по времени. 2. У цепей как клока так и CE как правило довольно большой fanout получается (мы сейчас не говорим за данный конкретный случай, а немного обобщаем). 3. Пункты 1 и 2 вместе могут очень запросто привести к проблемам в тайминге. Триггер добавляет задержку в 1 такт, но значительно уменьшает проблемы тайминга.
|
|
|
|
|
|
|
|
Aug 26 2015, 06:23
|
Гуру
Группа: Свой
Сообщений: 2 002
Регистрация: 17-01-06
Из: Томск, Россия
Пользователь №: 13 271
|
Цитата(blackfin @ Aug 24 2015, 15:40) Дык, если на новом (низкочастотном) клоке логики сидит не много, то, как уже сказали, лучше (и проще) использовать выход счетчика в качестве clk_ena,
а если на этом новом клоке сидит половина FPGA, то лучше сделать честный клок и сэкономить тучу киловатт*часов электроэнергии.. Как мы не так давно выяснили, использование CE снижает потребление.
--------------------
Зная себе цену, нужно ещё и пользоваться спросом...
|
|
|
|
|
|
|
|
Aug 26 2015, 07:00
|
Гуру
Группа: Свой
Сообщений: 3 106
Регистрация: 18-04-05
Пользователь №: 4 261
|
Цитата(Krys @ Aug 26 2015, 09:23) Как мы не так давно выяснили, использование CE снижает потребление. Quartus II Handbook Version 15.0.0, page 738: Цитата From a functional point of view, you can shut down a clock domain in a purely synchronous manner using a synchronous clock enable signal.
However, when using a synchronous clock enable scheme, the clock network continues toggling.
This practice does not reduce power consumption as much as gating the clock at the source does.
|
|
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
