Чип xilinx spartan6 XC6SLX9
Синтез в synplify h-2013.03
Имплементация ise14.4

Результат синтеза:

На этапе имплементации долго пыжится

И не могет (((


Синплифай настолько не знаком со слайсами и возможным роутингом?

если выбрать "пожирнее" ПЛИС?
т.е. вообще имплементация проекта в ПЛИС возможна?

Приветствую!



А Вы CoreGen корки в проекте используете ?

Успехов! Rob.

Ну так роутинг много ячеек может занимать в зависимости от кода.

C чипом XC6SLX150 развелось.
Из корок только одна маленькая фифошка.

Поддерживаю.
Это значит, что не хватило интерконнектов.
Посмотрите, можно ли убрать параллельные схемы. И заменить их на последовательные.
Или вместо логики применить память, SRL и т.д....

Согласен, но были статейки от синопсиса, что синтез поумнел и нонче неотвязан от имплементации.

Синтез конечно отвязан. Но лишь имплементация позволяет узнать сколько ячеек будут заняты под интерконнект.

У S6 только половина слайсов пригодна для сложения, и половина от пригодных для сложения - пригодна и для распределённой памяти. Поэтому, если в дизайне много сумматоров и распределённой памяти, может и не влезть, несмотря на вроде бы большой общий запас.

Вы, попали в яблочко.
Жаль, что синплифай не дает никаких намеков.

Ох уж эти новые попугаи. На 3м спартане XC3S500E разводит, но времянка проседает.

Подскажите, пожалуйста, как ячейки бывают занятыми под интерконнект? Если между двумя регистрами надо прокинуть связь накоротко, а ячейка представляет собой например LUT, то PAR будет прокидывать связь через LUT, а не напрямую?

Да, примерно так.
Конкретно можно увидеть после роутинга.

В том-то и заключается моё удивление, что я такого никогда не видел в схематике после роутинга. А Вам несложно какой-то живой пример, где например вот кусок кода описывающий прямую связь между регистрами, а вот схема, где эта прямая связь - вовсе не прямая, а через допустим LUT?

Вот пример.
Схема после роутинга, как видим, между двумя регистрами ни какой логики нет.


Вот этот путь внутри микросхемы


Вот он же, с указанием пути разводки


Теперь приблизим самый конец пути


Как видно, роутинг проходит через мультиплексор. Соответственно этот мультиплексор не сможет быть использован для других целей.
В этом пути может быть много таких логических элементов, используемых для интерконнекта.

P.S. Хотя не, похоже все эти регистры имеют мультиплексор на входе. Сейчас ещё поищу.

Вот эта выходная SLICEL целиком


И приблизим выделенный мультиплексор в её центре


Наш интерконнект, выделенный малиновым, хоть и обходит этот мультиплексор, но уже не позволит использовать его где-то ещё.

Соответственно между двумя регистрами даже без логики могут быть длинные пути. При этом часть логических ресурсов FPGA становится заблокированной и недоступной для плейсмента и роутинга других элементов дизайна.

Сообщение отредактировал Vascom - Oct 14 2015, 07:21