Привет всем!

У меня такая проблема - в блок дизайне есть 2 ядра - 1ое ядро - моё, второе акси интерконнект. у интерфейса общения один и тот же клок, но при имплементации возникает ошибка времянки при переходе с клока на клок. Где этот переход - не понятно, возможно я как-то неправильно настроил свое ядро в плане интерфейса... с вивадо работаю недавно, так что мог в этом ошибиться. Были у кого такие проблемы?

P.S. на картинке та самая времянка и показано что клоки из одного буфера(надеюсь видно)

Заранее спасибо

Там справа BRAM, большой блок?

Тот который выделяется акси-интерконнектом Enable data FIFO 512 deep(packet mode) - я внутренности у этого блока не рыл, но не очень большой

Сообщение отредактировал Lutovid - Oct 16 2015, 13:37