Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Vivado 2015.2 Inter-Clock Paths
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Lutovid
Привет всем!

У меня такая проблема - в блок дизайне есть 2 ядра - 1ое ядро - моё, второе акси интерконнект. у интерфейса общения один и тот же клок, но при имплементации возникает ошибка времянки при переходе с клока на клок. Где этот переход - не понятно, возможно я как-то неправильно настроил свое ядро в плане интерфейса... с вивадо работаю недавно, так что мог в этом ошибиться. Были у кого такие проблемы?

P.S. на картинке та самая времянка и показано что клоки из одного буфера(надеюсь видно)

Заранее спасибо

dm.pogrebnoy
Там справа BRAM, большой блок?
Lutovid
Цитата(dm.pogrebnoy @ Oct 16 2015, 16:24) *
Там справа BRAM, большой блок?


Тот который выделяется акси-интерконнектом Enable data FIFO 512 deep(packet mode) - я внутренности у этого блока не рыл, но не очень большой
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.