Всем добрый день.
Есть две платы (точнее будут - сейчас стадия разработки) на каждой из них ПЛИС Virtex 6. Необходимо из одной платы передать данные в другую. Расстояние пол метра. Поток представляет из себя параллельный код 16 бит на тактовой частоте 200 МГц. Я так понимаю нужно применять GTH или что-то в этом роде? Или использовать просто хороший коаксиальный шлейф? Шлейф вроде легко, но это на первый взгляд. Да и дорог он очень. В общем порекомендуйте что хорошее. Заранее спасибо за ответы.

16*200 = 3200 Мгц
..можно через гигабитные трансиверы передать посредством HDMI кабеля.

А можно как-то подробней? В одной плис есть тактовая + 16р шина. Передаю через HDMI кабель. Что я получаю в ПЛИС приемнике? Мне бы хотелось опять же 16р. + тактовый сигнал. Это возможно? Я вообще в плис не новичок, но с приемопередатчиками встроенными никогда дела не имел. Так что если можно разжуйте немного. Если можно - то примерчик неплохо. Нужна ли какая-то внешняя обвеска ПЛИС. Если да то какая?

..ваши 16 бит и тактовую нужно пропустить через эту корку - http://www.xilinx.com/support/documentatio...8b10b_ds637.pdf
выдать наружу через гигабитный трансивер, затем также принять на другой ПЛИС.
Внешняя обвеска - конденсаторы, разъёмы. Если жалко ПЛИС то можно поставить высокоскоростные компараторы в роли буферов.
Сам так никогда не делал - потому философствую как теоретик.
з.ы.
схему можно скопировать с демоплаты xilinx-а
http://www.xilinx.com/support/documentatio..._schematics.pdf

Приветствую!

Сначала надо определится как делать - "стандартно - правильно" или "велосипед для себя"

Если "стандартно " - Aurora, 10G через SFP+ - и задачу решит и в будущем может пригодится.
Если "велосипед" то можно ту-же Aurora через разъемы от SATA.
Если страшно работать с MGT то можно и LVDS - но тут как минимум 4-8 линий в параллель на 800-400 Mb/s
Вариантов море - главное определитесь с "физикой" и возможностями.

Успехов! Rob.

Доброго времени суток! Прошу прощения, если не по адресу, но покапавшись в форуме не нашёл ничего приближенного. Подскажите, пожалуйста с помощью каких ip ядер я могу принять высокоскоростной последовательный асинхронный код? Да, и не могли бы расписать поподробнее.
Железо cyclone v.

мало данных - подробнее

если из говна и палок, то
http://www.dns-shop.ru/product/d6c41c2dbba...7/slejf-noname/
как раз полметра, ATA Ultra DMA - до 166МБайт в секунду обеспечивал по 16ти разрядной шине,
не думаю что возникнут какие-то непреодолимые сложности покачать через это 100МГц х 32.
хотя если уже есть virtexы с трансиверами под это дело, то правильнее пожалуй будет через них.

Стоит задача принять асинхронный сигнал с выхода сериалайзера и дессериплизировать его. Выход с сериалайзера представляет собой последовательный код со стартовым и стоповым битами. Скорость выдачи потока 960 Mbps. На выходе должен получится параллельный 18-разрядный код.



Вообще если ещё более подробнее, то у нас есть ацп с 16-разрядным выходом и частотой 48 МГц. Все это дело загоняется на внешний сериалайзер, который работает с 18-разрядным кодом. Добавляем 2 бита + стартовый и стоповый. С результате получаем на выходе сериалайзера последовательные пачки по 20 бит. Так вот стоит задача получить 16 разрядный параллельный код, как с ацп

Попробуйте глянуть в сторону ядра ALT_LVDS в режиме RX (смущает только то, что у Вас 18-бит, а так именно оно используется для приёма данных с АЦП по описанному протоколу).

А разве altlvds_rx позволяет работать на таких скоростях (960 Mbps)? На сколько я понял у него ограничение скорости битрейта порядка 800 Mbps. К тому же для приёма сигнала я использую разъёмы sma на отладочной плате, которые железно соединены с высокоскоростными приемопередатчиками. Вот поэтому и хотел уточнить про ядра использующие именно их. Порывшись в интернете вроде понял, что мне может пригодиться custom PHY transciever. Не знакомы с ним?
Go to the top of the pageReport Post

кросспосты на данном форуме не приветствуются...


Посмотрите SerialLite

Посмотрите SerialLite
[/quote]
А custom PHY не подходит для этих целей? Просто сложности возникли с word alignment pattern при конфигурации custom PHY. Что означает выравнивание слова? Правильно ли я понял, что это как раз для определения начала и конца пакетов данных?

Это означает, что если будет использоваться только приёмник (ядра Custom PHY или другого), то придётся вручную синхронизировать его с передатчиком данных. На передатчике выставляется тестовая последовательность и проверяется правильность приёма, при неправильном приёме делается сдвиг принимаемого слова на бит, и так пока не получим правильное слово. Потом переходим в рабочий режим с уже правильным word alignment.

То есть передающее устройство помимо стартовых и стоповых битов передаёт сначала какую-то постоянную последовательность? Есть смысл залезть в datasheet сериалайзера за этой последовательностью?