Всем добрый день.
Есть две платы (точнее будут - сейчас стадия разработки) на каждой из них ПЛИС Virtex 6. Необходимо из одной платы передать данные в другую. Расстояние пол метра. Поток представляет из себя параллельный код 16 бит на тактовой частоте 200 МГц. Я так понимаю нужно применять GTH или что-то в этом роде? Или использовать просто хороший коаксиальный шлейф? Шлейф вроде легко, но это на первый взгляд. Да и дорог он очень. В общем порекомендуйте что хорошее. Заранее спасибо за ответы.

16*200 = 3200 Мгц
..можно через гигабитные трансиверы передать посредством HDMI кабеля.

А можно как-то подробней? В одной плис есть тактовая + 16р шина. Передаю через HDMI кабель. Что я получаю в ПЛИС приемнике? Мне бы хотелось опять же 16р. + тактовый сигнал. Это возможно? Я вообще в плис не новичок, но с приемопередатчиками встроенными никогда дела не имел. Так что если можно разжуйте немного. Если можно - то примерчик неплохо. Нужна ли какая-то внешняя обвеска ПЛИС. Если да то какая?

..ваши 16 бит и тактовую нужно пропустить через эту корку - http://www.xilinx.com/support/documentatio...8b10b_ds637.pdf
выдать наружу через гигабитный трансивер, затем также принять на другой ПЛИС.
Внешняя обвеска - конденсаторы, разъёмы. Если жалко ПЛИС то можно поставить высокоскоростные компараторы в роли буферов.
Сам так никогда не делал - потому философствую как теоретик.
з.ы.
схему можно скопировать с демоплаты xilinx-а
http://www.xilinx.com/support/documentatio..._schematics.pdf

Приветствую!

Сначала надо определится как делать - "стандартно - правильно" или "велосипед для себя"

Если "стандартно " - Aurora, 10G через SFP+ - и задачу решит и в будущем может пригодится.
Если "велосипед" то можно ту-же Aurora через разъемы от SATA.
Если страшно работать с MGT то можно и LVDS - но тут как минимум 4-8 линий в параллель на 800-400 Mb/s
Вариантов море - главное определитесь с "физикой" и возможностями.

Успехов! Rob.

Доброго времени суток! Прошу прощения, если не по адресу, но покапавшись в форуме не нашёл ничего приближенного. Подскажите, пожалуйста с помощью каких ip ядер я могу принять высокоскоростной последовательный асинхронный код? Да, и не могли бы расписать поподробнее.
Железо cyclone v.

мало данных - подробнее

если из говна и палок, то
http://www.dns-shop.ru/product/d6c41c2dbba...7/slejf-noname/
как раз полметра, ATA Ultra DMA - до 166МБайт в секунду обеспечивал по 16ти разрядной шине,
не думаю что возникнут какие-то непреодолимые сложности покачать через это 100МГц х 32.
хотя если уже есть virtexы с трансиверами под это дело, то правильнее пожалуй будет через них.

Стоит задача принять асинхронный сигнал с выхода сериалайзера и дессериплизировать его. Выход с сериалайзера представляет собой последовательный код со стартовым и стоповым битами. Скорость выдачи потока 960 Mbps. На выходе должен получится параллельный 18-разрядный код.



Вообще если ещё более подробнее, то у нас есть ацп с 16-разрядным выходом и частотой 48 МГц. Все это дело загоняется на внешний сериалайзер, который работает с 18-разрядным кодом. Добавляем 2 бита + стартовый и стоповый. С результате получаем на выходе сериалайзера последовательные пачки по 20 бит. Так вот стоит задача получить 16 разрядный параллельный код, как с ацп

Попробуйте глянуть в сторону ядра ALT_LVDS в режиме RX (смущает только то, что у Вас 18-бит, а так именно оно используется для приёма данных с АЦП по описанному протоколу).

А разве altlvds_rx позволяет работать на таких скоростях (960 Mbps)? На сколько я понял у него ограничение скорости битрейта порядка 800 Mbps. К тому же для приёма сигнала я использую разъёмы sma на отладочной плате, которые железно соединены с высокоскоростными приемопередатчиками. Вот поэтому и хотел уточнить про ядра использующие именно их. Порывшись в интернете вроде понял, что мне может пригодиться custom PHY transciever. Не знакомы с ним?
Go to the top of the pageReport Post

кросспосты на данном форуме не приветствуются...


Посмотрите SerialLite

Посмотрите SerialLite
[/quote]
А custom PHY не подходит для этих целей? Просто сложности возникли с word alignment pattern при конфигурации custom PHY. Что означает выравнивание слова? Правильно ли я понял, что это как раз для определения начала и конца пакетов данных?

Это означает, что если будет использоваться только приёмник (ядра Custom PHY или другого), то придётся вручную синхронизировать его с передатчиком данных. На передатчике выставляется тестовая последовательность и проверяется правильность приёма, при неправильном приёме делается сдвиг принимаемого слова на бит, и так пока не получим правильное слово. Потом переходим в рабочий режим с уже правильным word alignment.

То есть передающее устройство помимо стартовых и стоповых битов передаёт сначала какую-то постоянную последовательность? Есть смысл залезть в datasheet сериалайзера за этой последовательностью?

Можно взять пример проекта и попробовать например SerialLite или любой другой промоделировать

Не знаю, как работает данный сериалайзер, наверное стоит. Для всех ядер на базе трансиверов есть "ручной" режим выравнивания слова на основе тестовой последовательности если используется half duplex (про старт/стоп биты не встречал, тут наверное свой word aligner придётся сделать). Для АЦП с последовательным LVDS интерфейсом (например ADS6445) используется метод выравнивания на основе тестовой последовательности (для этого есть режим, когда АЦП гонит на линии тестовые данные по которым синхронизируется приёмник).

Расскажите, что за сериалайзер используется?

Приветствую!

Скорее всего TC использует чтото типа DS92LV18.

Успехов! Rob.

Тогда вообще хз, как его синхронизировать с приёмником.

Сериалайзер DS92LV18. И да, спасибо Вам, что отзываетесь.


В datasheet я обнаружил такое понятие, как sync pattern. То есть последовательность для синхронизации, как я понял. Так вот она представляет собой "a fixed pattern with 9-bits of data high followed by 9-bits of data low".

Да и ещё на сериалайзер приходит sync, который к тому же приходит на десериалайзер. Судя по всему, когда sync = 0 с выходов идёт фиксированная последовательность 9 нулей 9 единиц. А когда sync = 1, на выход идут данные.

Тогда немного понятнее (бегло просмотрел доку и не заметил, какая последовательность используется для синхронизации). Для выравнивания слова используете последовательность FFC00, когда поймаете переходите в рабочий режим. Какое ядро на базе трансивера подойдёт лучше - смотрите доку (немного смущает разрядность слова 20 бит, но, думаю, можно будет подобрать параметры ядра).


Наоборот, 1 - sync pattern.

Так вот у меня как раз проблема в выборе ядра. Какую документацию посоветуете посмотреть?

xcvr_user_guide
Если железо есть, то тут можно и опытным путём пойти.
Думаю, можете Custom PHY смотреть и не прогадаете. Глянул доку - ширина слова в 20 бит есть, так что должно работать.

А в этом случае не могли бы прояснить следующий момент: Ширина слова 20 бит, а word alignment в этом случае либо 7, либо 10 бит. Почему так? Да и в datasheet на сериалайзер указан 18 битный фиксированный код для синхронизации. Как быть?

18+start+stop = 20, итого Ваше синхрослово 20 бит, после приёма в рабочем режиме будете два крайних выбрасывать.

Из вышеуказанной доки для Custom PHY:

Ага, с этим разобрался. А вот при конфигурации ядра, когда выбираешь ширину слова 20 бит, он предлагает word alignment либо 7, либо 10 бит. Или мне стоит выбрать режим 10 бит и задать все единицы?

Да, какая-то ерунда получается, в доке одно написано, а GUI ядра не даёт выставить нужные настройки (QII v14.0). Возможно более новая версия QII поможет или можно попробовать сгенерить ядро, а потом вручную задать нужные параметры для топ модуля.

А если решать задачу немного другого характера: есть ацп, выход которого последовательный дифференциальный с фреймовой синхронизацией. Разрядность ацп 16-битная. В этом случае легче? И нужна ли фиксированная последовательность для синхронизации?

Я бы сказал, что это более правильный вариант, данные АЦП попадают в FPGA без "посредников". В данном случае для приёма данных с АЦП используется ядро ALT_LVDS RX. Режим синхронизации будет необходим при старте. По SPI (может какой другой интерфейс для чтения/записи регистров АЦП) загоняете АЦП в режим синхронизации, выбираете sync pattern, его ловите на стороне FPGA (сдвигаете принятое слово пока не совпадёт с sync pattern) и переходите в рабочий режим.

Если железо ещё только проектируется, то я бы остановился на данном варианте, ещё можно попробовать АЦП с более новым JSD204B.

Железо уже оговорено, к сожалению. Вы упомянули про altlvds-rx. А если скорость порядка 800 Mbps, разве altlvds-rx адекватно будет воспринимать данные?

Для CV заявлено (cv_51001.pdf), но надо ещё в какой доке глянуть:
, но для Вашего случая оно не подходит, если только ставить "правильный" АЦП.

А ситуация с асинхронным кодом патовая? Может у Вас есть ещё какие мысли?

На самом деле стоит две задачи:
В первом случае принять сигнал с сериалайзера, т.е. организовать десериалайзер.
Во втором случае будет необходимо принять сигнал с АЦП lts 2193.
Первая задача вроде как промежуточная.

Также для отладки всего этого есть в наличии отладочная плата Cyclone V GX Starter Kit

Я так и не понял, железо уже есть или можно ещё что-то менять? Если железо есть, то пробуйте использовать ядро Custom PHY, в GUI ставте для SYNC PATTERN настройки, которые оно позволяет выбрать, а в топ модуле подправте вручную и пробуйте скомпилить.


Если правильно понял, что АЦП это LTC2193, то никакой внешний сериалайзер не нужен, заводите сигналы прямо на FPGA и используете ядро ALT_LVDS RX. Клоки - на клоковую ногу FPGA (которую можно протянуть до PLL), достаточно будет DATA CLOCK OUT.

Железо выбрано. Сейчас колдую над custom PHY. При чем я отошёл от сериалайзера и подаю на вход просто последовательность единиц с генератора импульсов, при этом решил попробовать режим bitslip. Вывел его на кнопку, при нажатии код смещается, как я понял, так и должно быть. Но все идёт нормально только до 8ого бита, потом код скачет вверх, пропуская много позиций.
Хотелось бы, конечно, проверить режим с выравниванием слова по последовательности, но я не располагаю таким генератором, с которого я подаю сначала синхро-последовательность, а потом какой-то код.

Про АЦП Вы не ответили, это LTC2193???

Да, именно. Прошу прощения.

Попробовал в топ модуле подправить, компилятор ругается.

Возможно ещё что-то завязано на эти параметры.


Тогда тут не нужен внешний трансивер. Для приёма достаточно завести все сигналы АЦП в FPGA (линии данных канала АЦП для 4-line mode и тактовую АЦП DATA CLOCK OUT) и при максимальной частоте тактирования АЦП 125 MHz получится всего 500 Mbps на линию. Для 800 Mbps от канала АЦП можно использовать 2-line mode (а если FPGA держит приведённые выше характеристики, то будет достаточно и 1-line mode).
PS:
ALT_LVDS вполне подходит.

А в этом случае, не проясните ли мне почему в altlvds_rx максимальный возможный фактор дессериализации равен 10? Как я понимаю, чтобы принять 16битную последовательность нужно поставить каскадно два приёмника по 8 бит

У Вашего АЦП есть режимы 4-line/2-line/1-line mode, где фактор десериализации будет соответственно 4/8/16 (вот только 16 выбрать не получится, тут только если делать свой приёмник). Используйте 4-line mode, чтоб можно было работать на максимальной частоте тактирования АЦП.

Так вот задача то и заключается в принятии сигнала по 1 линии.

Если учесть, что согласно даташиту на ALTLVDS_RX:

то, как вариант, можно попробовать сделать свой приёмник для Вашего случая. Когда-то давно делал такое, а потом нашёл ALTLVDS_RX, который работает намного лучше. В настоящей системе используется ALTLVDS_RX, который принимает 800 Mbps с одной линии, так что пробуйте.

Буду пробовать, только жаль что на отладочной плате высокочастотные выводы железно завязаны на аппаратные высокоскоростные трансиверы. Не могли бы прояснить ещё один момент: как я понимаю в altlvds_rx на пин inclock я завожу свою фреймовую частоту?

Немного не по теме, но хочу поделиться: был на семинаре, так вот там упоминался интерфейс jesd204b. Знакомы с ним? Это чисто моё любопытство)

Если хотите использовать вход трансивера, то тут altlvds_rx прицепить не получится. Мне кажется, что должен быть способ настроить Custom PHY для Вашего случая. Сами заложили в своём устройстве соединение между FPGA через трансиверы в режиме half duplex и предполагал использовать Custom PHY (по документации всё должно работать, но железа пока ещё нет, а так проект скомпилился, не помню, правда, какие настройки для шины данных там задавал). На inclock заводится либо frame clock либо bit clock (можно оба, но это избыточно), если только один АЦП на плате, то разницы нет, если несколько и надо будет их все синхронизировать - тогда bit clock. Заводится на ногу, которую можно забросить на PLL.

У нас DDS с этим интерфейсом используется, но запускал его коллега.

jesd204b - это готовый стандарт. Использую его в AD9656. Написал сам. Если бы была ПЛИС 5 серии - поставил бы ядро альтеровское.

И в какую нынче цену такое ядро?


На самом деле, уже много режимов перепробовал для трансивера, ничего даже приближенного к правде не выдавалось.

Не знаю, говорю же - написал сам. Вариантов "купить" платное ядро много.

День добрый) с наступившими праздниками. Хотел поинтересоваться больше не ковырялись с custom PHY?

Пока нет.

Там чуть посложнее, чем в UART. Нет никаких стартовых и стоповых бит, по линии всегда что-то летит. Это либо данные либо синхропоследовательности, закодированные с помощью 10B8B или более современных кодов.
Кодирование необходимо для реализации как минимум двух важных задач : 1 - сделать вероятность появления низкого и высокого уровней одинаковой чтобы избавиться от необходимости передавать постоянную составляющую 2 - избавиться от длинных последовательностей нулей и единиц чтобы приёмная CDR PLL(Clock and Data Recovery Phase Locked Loop) не сбивалась. За счёт кодирования эффективная скорость передачи данных увеличивается (в случае 8B10B на 25 процентов). В общем, с виду система сложноватая, но на деле очень хорошо изученная и очень часто используемая (SATA - PCI Express - Fiber Ethernet и так далее).

То есть не исключён тот вариант, что с моего сериалайзера данные выходят закодированными?