| |
|
  |
 Ошибка при добавлении в QSYS рукописного модуля |
|
|
|
|
 Oct 29 2015, 12:46
|
Частый гость
Группа: Свой
Сообщений: 100
Регистрация: 28-08-13
Из: SPb
Пользователь №: 78 086
|
В QSYS собрана система (рис.1), HPS, RAM on-chip и рукописный модуль h2f_reg_avl. Система только из готовых IP собирается без ошибок. При добавлении рукописного модуля, QSYS также без ошибок, но в процессе Analysis & Synthesis вылазит ошибка (рис.2) (Error (10162): Verilog HDL Object Declaration error at hps_sdram_pll.sv(168): can't declare implicit net "pll_dr_clk" because the current value of 'default_nettype is "none"). В модуле hps_sdram_pll.sv цепь pll_dr_clk действительно никак не объявлена, но руками никак не поправить, квартус перегенерирует файл затирая изменения. На alteraforum нашел предложения лечить изменением .sdc файла, изменения внеc, но не помогло. Кто сталкивался с таким? Какие могут быть причины, как пофиксить? Среда - Quartus II 15.0 (64-bit). В 14.1 проверял, тоже самое.
 РЈРСВВВВВеньшено Р В Р’В Р СћРІР‚ВВВВР С• 89% 
1474 x 887 (131.58 килобайт)
|
Рис.1
РЈРСВВВВВеньшено Р В Р’В Р СћРІР‚ВВВВР С• 91% 
1906 x 216 (48.11 килобайт)
|
Рис.2
|
|
|
|
|
|
|
|
Oct 29 2015, 13:49
|
Частый гость
Группа: Свой
Сообщений: 100
Регистрация: 28-08-13
Из: SPb
Пользователь №: 78 086
|
Цитата(Vascom @ Oct 29 2015, 16:40)  Почему это не получается поправить руками?
Ещё можно попробовать "default_nettype" выставить в wire. Прописал в шапке топового модуля `default_nettype wire - эффекта нет =( Хз почему раками не поправить, видимо этот модуль генерится заново при каждой компиляции. Вношу изменения, сохраняюсь, запускаю анализ и синтез, снова ошибка. изменения все потерты.
|
|
|
|
|
|
|
|
Oct 29 2015, 14:09
|
Частый гость
Группа: Свой
Сообщений: 100
Регистрация: 28-08-13
Из: SPb
Пользователь №: 78 086
|
Цитата(Vascom @ Oct 29 2015, 17:02) Если это рукописный модуль, то как он может генериться при синтезе? Ошибка не в моем модуле, а в hps_sdram_pll.sv. Но при подключении моего...
|
|
|
|
|
|
|
|
Oct 30 2015, 06:11
|
Частый гость
Группа: Свой
Сообщений: 100
Регистрация: 28-08-13
Из: SPb
Пользователь №: 78 086
|
Выкладываю проект, может кто глянет, а то я прям в замешательстве 
tem.zip ( 3.68 мегабайт )
Кол-во скачиваний: 32. Рукописный кусок только заготовка, решил сразу попробовать прикрепит к QSYS, проверить что ошибок нет, а ошибки появились.
|
|
|
|
|
|
|
|
Nov 2 2015, 19:15
|
Местный
Группа: Свой
Сообщений: 351
Регистрация: 17-09-05
Из: Москва
Пользователь №: 8 660
|
Цитата(Kapsik @ Oct 30 2015, 09:11) Выкладываю проект, может кто глянет, а то я прям в замешательстве
tem.zip ( 3.68 мегабайт )
Кол-во скачиваний: 32. Рукописный кусок только заготовка, решил сразу попробовать прикрепит к QSYS, проверить что ошибок нет, а ошибки появились. Что-то Вы намудрили с обращением к регистру и разрядностями почти всего. Если хотите разрядность шины модуля 8 бит, то BE не нужны. А лучше сделайте разрядность интерфейса модуля 32, отдельные байты выбирайте BE, учтите, что avalon сама базовую часть адреса вычитает и выставляет адрес в разрядности интерфейса. Пример на базе Вашего компонента прикрепил, у меня ошибок при компиляции нет.
Прикрепленные файлы
tem.zip ( 2.17 килобайт )
Кол-во скачиваний: 14
|
|
|
|
|
|
|
|
Nov 3 2015, 07:24
|
Частый гость
Группа: Свой
Сообщений: 100
Регистрация: 28-08-13
Из: SPb
Пользователь №: 78 086
|
Цитата(Sergey'F @ Nov 2 2015, 22:15) Что-то Вы намудрили с обращением к регистру и разрядностями почти всего. Если хотите разрядность шины модуля 8 бит, то BE не нужны.
А лучше сделайте разрядность интерфейса модуля 32, отдельные байты выбирайте BE, учтите, что avalon сама базовую часть адреса вычитает и выставляет адрес в разрядности интерфейса. Пример на базе Вашего компонента прикрепил, у меня ошибок при компиляции нет. Да, ваше собралось без ошибок, буду изучать. Спасибо! По поводу разрядностей, они параметром заданы и я менял их уже в QSYS при добавлении модуля. Видимо ошибка, что присвоение status_reg <= avl_writedata; было без параметра... Просто такая странная ошибка, ссылается на pll sdram, я и не подумал, что это может быть из-за разрядности моего модуля. Буду внимательнее.
|
|
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
