В студенческие годы изучал матричные умножители на основе дерева сумматоров. Даже проектировал на логике 133 серии работающие платы матричных умножителей; тогда еще не было возможности применять ни ПЛИС, ни БИС, не MCU. Скорости были 1 МГц для 12*12 в доп.кодах, очень скромные по сегодняшним меркам. Но эта же матрица позволяла и делить...

Интересно было бы узнать, как сейчас это делают в ПЛИС, там 18*18 умножают со скоростью 100 МГц и более, за счет каких схем и структур, какие алгоритмы и ухищрения используются?
Просто любопытно, может, кто знает...

Речь идет о встроенных умножителях(DSP модулях), описание нужно смотреть для конкретного семейства в даташите. Хотя для пользователя, мне кажется, важнее скорее знать не структуру, а максимальное быстродействие и умение им пользоваться.

Эх вы!=)) Помните еще 133 логику, а интернетом не научились пользоваться......
Инфы очень много... как пример Нажмите сюда! см. стр 14

Может, не совсем полно сформулировал свой вопрос. Меня интересовала внутренняя структура самого умножителя, принципы его схемотехнического построения, ну и главное за счет чего он такой быстрый, то есть что там в нем внутри. Вопрос чисто из любопытства, и никакого практического продолжения не имеет…
По части примеров применения умножителя от Xilinx, что выложил Dmitriyspb, то документ интересный. Или мне так кажется, но как раз Xilinx очень хорошо объясняет, как применять свои ПЛИС, и в этом их большой плюс…
Ну и попутно, в воронежских ПЛИС (аналогов FLEX10K) нет узлов DSP и соответственно готовых встроенных умножителей. Как там обходятся, если что-то надо массово умножать или уже есть российские ПЛИС с блоками DSP…

У Воронежа есть ПЛИС с DSP умножителями, нужно повнимательнее поискать.
По поводу умножения на логике, если надо быстро, то конвейер вам в помощь.

Схемотехнически это делается точно так же как и на логике. Только вместо "медленной" конфигурироемой логики FPGA этот умножитель представляет собой цельный блок на кристалле, который нельзя переконфигурировать для других задач.
Конечно сам DSP блок немного конфигурируется, но всё равно он содержит уже готовые сумматоры, перемножители, регистры. За счёт этого и достигается высокая скорость, ну и за счёт современных техпроцессов производства ПЛИС.

То же самое умножение можно сделать и на логике FPGA, и работать будет почти с той же скоростью, но занимает гораздо больше места.

Понятие быстрые - это весьма относительное понятие. Если Вы сравниваете 133 серию и современные ПЛИС (fpga), то наверное Вам стоит начать разбираться с эволюцией электроники за последние 20 лет. Разберитесь с принципом работы ПЛИС... думаю только тогда вы поймете чем занимались во всем электронном мире последних 20 лет.


Это ошибочное суждение, у Altera тоже все идентично описано (не хуже).



просто поговорить?

Уважаемый, Dmitriyspb,
CPLD и FPGA от Xilinx и Altera я постоянно занимаюсь с 2000 года, проектов достаточно много. Давайте не отклоняться от темы, я ее уже достаточно уточнил…

А откуда такие вопросы? За 16 лет не удалось разобраться с принципом построения цифровых устройств на базе ПЛИС? С их компиляторами и т.п?

Поищите Wallace tree, Booth multiplier. В открытом доступе много статей и студенческих проектов. Библиотеки стандартых ячеек содержат примитивы как раз для этой реализации схем умножения.

P.S. fpga-программисты такие программисты.

Прочтите еще раз мои вопросы. Там не спрашиваются принципы построения цифровых устройств на ПЛИС. Не идет речь о компиляции и т.п.. Также я не спрашиваю никого о том, куда ушли мои последние 16 лет…
Если затрудняетесь сказать, что и как внутри самих умножителей, так не нужно плодить пустые посты, и заговаривать тему. Тема не тривиальная и достаточно интересна и по логике и по схемотехнике, но пока еще не раскрыта…

to Fat Robot
Спасибо, уже то что надо!
Есть ключевое слово!

А чем мой ответ не устроил?

Ну, например,полным отсутствием конкретики: "содержит уже готовые сумматоры, перемножители, регистры" - а что он еще может содержать?
- радиостанция на лампах или транзисторах?
- для непонятливых повторяю - радиостанция на бронетранспортере.
Вопрос же достаточно корректно поставлен - по какой именно структуре делаются современные умножители для повышения скорости.
Я, к сожалению, сам ответа не знаю - не интересовался вопросом.

Ответ - по самой простой структуре, дереву сумматоров. Как у вас в начале темы. Обычная комбинаторная логика.
Это же самый простой и быстрый алгоритм умножения. Все остальные либо требуют несколько тактов либо оказываются быстрее лишь для ряда чисел, а не для всех вариантов множителей.

Только эта обычная комбинаторная логика умножителя выполнена на кристалле максимально компактно - отсюда и высокие тактовые частоты и минимум занимаемого места.

Какая ещё конкретика нужна?
В качестве референса можно взять небольшой код с умножителем и сгенерировать нетлист не для FPGA, а для ASIC и убедиться, что умножение делается не "особыми схемами и алгоритмами", а обычным матричным перемножителем.

Понимаете, Vascom, хотелось бы найти на структурном уровне описание внутренностей современных умножителей со всеми примененными в них арифметическими и схемными финтами, и которые однозначно применены в DSP блоках ПЛИС, и еще лучше знать в каком семействе.
Арифметических финтов в таких умножителях достаточно и они поучительны сами по себе. А лично мне также интересны в их развитии, как знающему с чего это начиналось....

А по поводу применения DSP блоков, хорошую ссылку дал выше Dmitriyspb, мне такая до этого еще не поподала.