В студенческие годы изучал матричные умножители на основе дерева сумматоров. Даже проектировал на логике 133 серии работающие платы матричных умножителей; тогда еще не было возможности применять ни ПЛИС, ни БИС, не MCU. Скорости были 1 МГц для 12*12 в доп.кодах, очень скромные по сегодняшним меркам. Но эта же матрица позволяла и делить...

Интересно было бы узнать, как сейчас это делают в ПЛИС, там 18*18 умножают со скоростью 100 МГц и более, за счет каких схем и структур, какие алгоритмы и ухищрения используются?
Просто любопытно, может, кто знает...

Речь идет о встроенных умножителях(DSP модулях), описание нужно смотреть для конкретного семейства в даташите. Хотя для пользователя, мне кажется, важнее скорее знать не структуру, а максимальное быстродействие и умение им пользоваться.

Эх вы!=)) Помните еще 133 логику, а интернетом не научились пользоваться......
Инфы очень много... как пример Нажмите сюда! см. стр 14

Может, не совсем полно сформулировал свой вопрос. Меня интересовала внутренняя структура самого умножителя, принципы его схемотехнического построения, ну и главное за счет чего он такой быстрый, то есть что там в нем внутри. Вопрос чисто из любопытства, и никакого практического продолжения не имеет…
По части примеров применения умножителя от Xilinx, что выложил Dmitriyspb, то документ интересный. Или мне так кажется, но как раз Xilinx очень хорошо объясняет, как применять свои ПЛИС, и в этом их большой плюс…
Ну и попутно, в воронежских ПЛИС (аналогов FLEX10K) нет узлов DSP и соответственно готовых встроенных умножителей. Как там обходятся, если что-то надо массово умножать или уже есть российские ПЛИС с блоками DSP…

У Воронежа есть ПЛИС с DSP умножителями, нужно повнимательнее поискать.
По поводу умножения на логике, если надо быстро, то конвейер вам в помощь.

Схемотехнически это делается точно так же как и на логике. Только вместо "медленной" конфигурироемой логики FPGA этот умножитель представляет собой цельный блок на кристалле, который нельзя переконфигурировать для других задач.
Конечно сам DSP блок немного конфигурируется, но всё равно он содержит уже готовые сумматоры, перемножители, регистры. За счёт этого и достигается высокая скорость, ну и за счёт современных техпроцессов производства ПЛИС.

То же самое умножение можно сделать и на логике FPGA, и работать будет почти с той же скоростью, но занимает гораздо больше места.

Понятие быстрые - это весьма относительное понятие. Если Вы сравниваете 133 серию и современные ПЛИС (fpga), то наверное Вам стоит начать разбираться с эволюцией электроники за последние 20 лет. Разберитесь с принципом работы ПЛИС... думаю только тогда вы поймете чем занимались во всем электронном мире последних 20 лет.


Это ошибочное суждение, у Altera тоже все идентично описано (не хуже).



просто поговорить?

Уважаемый, Dmitriyspb,
CPLD и FPGA от Xilinx и Altera я постоянно занимаюсь с 2000 года, проектов достаточно много. Давайте не отклоняться от темы, я ее уже достаточно уточнил…

А откуда такие вопросы? За 16 лет не удалось разобраться с принципом построения цифровых устройств на базе ПЛИС? С их компиляторами и т.п?

Поищите Wallace tree, Booth multiplier. В открытом доступе много статей и студенческих проектов. Библиотеки стандартых ячеек содержат примитивы как раз для этой реализации схем умножения.

P.S. fpga-программисты такие программисты.

Прочтите еще раз мои вопросы. Там не спрашиваются принципы построения цифровых устройств на ПЛИС. Не идет речь о компиляции и т.п.. Также я не спрашиваю никого о том, куда ушли мои последние 16 лет…
Если затрудняетесь сказать, что и как внутри самих умножителей, так не нужно плодить пустые посты, и заговаривать тему. Тема не тривиальная и достаточно интересна и по логике и по схемотехнике, но пока еще не раскрыта…

to Fat Robot
Спасибо, уже то что надо!
Есть ключевое слово!

А чем мой ответ не устроил?

Ну, например,полным отсутствием конкретики: "содержит уже готовые сумматоры, перемножители, регистры" - а что он еще может содержать?
- радиостанция на лампах или транзисторах?
- для непонятливых повторяю - радиостанция на бронетранспортере.
Вопрос же достаточно корректно поставлен - по какой именно структуре делаются современные умножители для повышения скорости.
Я, к сожалению, сам ответа не знаю - не интересовался вопросом.

Ответ - по самой простой структуре, дереву сумматоров. Как у вас в начале темы. Обычная комбинаторная логика.
Это же самый простой и быстрый алгоритм умножения. Все остальные либо требуют несколько тактов либо оказываются быстрее лишь для ряда чисел, а не для всех вариантов множителей.

Только эта обычная комбинаторная логика умножителя выполнена на кристалле максимально компактно - отсюда и высокие тактовые частоты и минимум занимаемого места.

Какая ещё конкретика нужна?
В качестве референса можно взять небольшой код с умножителем и сгенерировать нетлист не для FPGA, а для ASIC и убедиться, что умножение делается не "особыми схемами и алгоритмами", а обычным матричным перемножителем.

Понимаете, Vascom, хотелось бы найти на структурном уровне описание внутренностей современных умножителей со всеми примененными в них арифметическими и схемными финтами, и которые однозначно применены в DSP блоках ПЛИС, и еще лучше знать в каком семействе.
Арифметических финтов в таких умножителях достаточно и они поучительны сами по себе. А лично мне также интересны в их развитии, как знающему с чего это начиналось....

А по поводу применения DSP блоков, хорошую ссылку дал выше Dmitriyspb, мне такая до этого еще не поподала.

Логично предположить, что конкретная разводка DSP-модуля - тайна за семью печатями. И её раскрытие будет восприниматься как промышленный шпионаж.

Это не так. См. Wallace tree или здесь более детальное сравнение.

Если нет лицензии на "продвинутую" реализацию арифметических блоков, то, да, будет синтезироваться умножитель c простейшей реализацией Carry-save array. См. DW02_mult.

Хорошо, убедили

Но всё же считаю маловероятным узнать конкретную реализацию умножителя в DSP блоке FPGA.

Вы читали эту доку? Может вы разберетесь что там написано и вопросов не останется?!

Читайте доку, там все есть...

Вот вот. Все украдено до нас...

Я читал, но не смог отыскать в документе 'Spartan-6 FPGA DSP48A1 Slice', по какой именно схеме реализован умножитель в DSP блоке. Везде, где рассматривается умножитель, он представляется законченным вычислительным узлом.

Может быть вы подскажете?

Serhiy_UA, порекомендую следующие материалы.

DSP with FPGA
Ссылка тут выкладывалась неоднократно.
К ней идет CD-ROM с примерами.

А также Altera Advanced Synthesis Cookbook.
Алгоритмы умножения расписаны достаточно подробно.

По поводу DSP-блоков.
МСМ, не думаю, что они содержат какие-то алгоритмические трюки.
На eetimes была неплохая статья:
В ней приводится следующая цитата из научной статьи.
"In this paper, we have presented empirical measurements quantifying the gap between FPGAs and ASICs for core logic. We found that for circuits implemented purely using the LUT based logic elements, an FPGA is approximately 35 times larger and between 3.4 to 4.6 times slower on average than a standard-cell implementation".

Думаю, в этом все и дело.

Есть другая дока (устаревшая) xapp467.pdf, в ней есть упоминание на стр. 2 абзац 2. Вы знали

Я вот одного не могу понять?! А какая практическая ценность в знании того как в ПЛИС реализуют умножители.

Собирая автомобиль механик не задумывается о том из каких пород металла сделан подшипники. Главное тип и его характеристики. Если все это подходит к характеристикам ТЗ, то какая разница из какого и как металла сделана та или иная деталь.

Тут большинство инженеров - люди имеющие прикладные возможности, т.е. важно не как ты делал, а чтобы "работало хорошо"

Если Вам интересна эта наука, то копайте буржуйский интернет. Начните с ведущих производителей ПЛИС (Xilinx, Altera). Там много информации в том числе и по этой теме. Все остальное догадки и голая теория,которая как известно имеет существенные отличия от практических реализаций.

ИМХО, но русский инженер (воспитанник ушедшей великой эпохи) почему-то считает для себя должным заниматься наукой на ровном месте вместо того, чтобы начать работать

Вы планируете начать "синтезировать на листочке в клеточку" свой сверхбыстрый умножитель? Будете использовать диаграммы Вейча, СКНФ, СДНФ?

Инженер должен разобраться с вопросом на столько глубоко на сколько это требует этот сам вопрос. А у Вас просто интерес и отсутствие желание копать интернет. Вы хотите найти человека, который Вам красиво все расскажет (еще и на русском языке).

Все скачал, большое спасибо!
Книга DSP with FPGA очень, очень нужная!

Всех с 2016 годом!
Счастья, успехов, благополучия!

Действительно, зачем продавцу в супермаркете/слесарю на конвейере/разводчику печатных плат/программисту/и тд - знать интегралы и прочую ерунду?
Зачем математика/физика/химия в школе, если есть калькулятор/википедия/роспотребнадзор?

Я кенечно не поддерживаю вашей иронии по поводу знания устройства тех же DSP блоков. Ибо занимался до недавнего разработкой безопасных схем с самотестированием и там очень критично было знание вплоть до транзисторов устройства всех компонентов, задействованных в проекте. Может человеку действительно такое нужно.

Тут не шло речи о интегралах, математике, физике и химии.

А вы знаете как реализован умножитель на ПЛИС?





Возможно, но он писал, что ему просто интересно.

Нет. Да и ПЛИС тут ни при чем, вопрос потом ТС уточнил:
Вопрос достаточно четко сформулирован, и понятно, что в даташитах на ПЛИС ответа не найти. Понятно также, что ТС интересует популярное изложение базовых принципов, чтобы получить общее представление. Подсказка, куда смотреть.
Зачем тут ссылки на даташиты, и прочий оффтопик?

Практическая ценность, Dmitriyspb, - доступными способами познавать многообразие мира, и не быть ограниченным балаболом, который чего-то не может понять, но при этом указывает, кто и что должен делать.

Успехов

Взаимно.

Вы вряд ли будете успешны



Думаю что тут мало кто ответит на этот вопрос. Лень ТС искать, а тут спросил и ему быстренько написали. Так редко бывает

http://neerc.ifmo.ru/wiki/index.php?title=...%B5%D1%81%D0%B0

Никто пока ничего быстрее не придумал, кроме логического И со сдвигом и сложения результатов. Плюс, коррекция, если числа знаковые.
А в железе, используются блоки, соптимизированные по структуре. В них вместо ЛУТов используется готовая схема, которая все это делает раз в 3... 5 быстрее.