Делаю так:
Tools -> IP catalog -> Basic functions -> Clocks; PLLs and Resets -> PLL -> Altera PLL

Дальше заполняю формы нужными мне параметрами, потом нажимаю кнопку "Finish". Quartus генерирует множество файлов, и среди них - код на VHDL. А кода на Verilog нету. Это можно как-то исправить ?

Зачем это нужно ? Я хочу поделить частоту приходящего в ПЛИС тактового сигнала в 2, 3, 4 и 5 раз, и эти выходы использовать для тактирования различных узлов в проекте. Можно, конечно, получить эти сигналы с выходов счетчика, но мне кажется, что использовать PLL корректнее ...

Простите, такой не скромный вопрос. А на последней вкладке Summary нужную галочку установить не забыли?

Там нет такой вкладки, вообще ...

При этом должно открываться окошко "Save IP Variation", где нужно указать имя экземпляра мегафункции и язык, на котором его создавать (VHDL или Verilog).
Хотя квартусу будет абсолютно все равно, на VHDL Вы его создадите, или на Verilog. Поймется и то, и другое, независимо от того, на каком языке Ваш проект сделан.

Кстати, а какой именно версией квартуса Вы пользуетесь?

Пользуюсь версией 15.1.0.
Проект у меня на Verilog, и я хочу сгенерировать верилоговский файл, чтобы использовать его в своем проекте. Вот, например, при генерации FIFO можно указать, на каком языке генерировать файл. А как быть с PLL ?

Точно так же - см. картинку (это Quartus Prime Standard Edition v15.1 Update1).

Все, увидел. Спасибо !