Делаю так:
Tools -> IP catalog -> Basic functions -> Clocks; PLLs and Resets -> PLL -> Altera PLL

Дальше заполняю формы нужными мне параметрами, потом нажимаю кнопку "Finish". Quartus генерирует множество файлов, и среди них - код на VHDL. А кода на Verilog нету. Это можно как-то исправить ?

Зачем это нужно ? Я хочу поделить частоту приходящего в ПЛИС тактового сигнала в 2, 3, 4 и 5 раз, и эти выходы использовать для тактирования различных узлов в проекте. Можно, конечно, получить эти сигналы с выходов счетчика, но мне кажется, что использовать PLL корректнее ...