Я этого не предлагал, читайте внимательнее мое сообщение. Fpfd у меня порядка 10 МГц (чуть больше).




Вижу что Вы разобрались



Частоту на выходе ДДС стоит выбирать исходя из следующих компромисов:
-на какую частоту и с какой полосой удобно брать кварцевый фильтр
-уровень подавления целочисленного спура PLL
-желаемой полосы пропускания петли и, соответственно, скорости перестройки

Главное грамотно взять выходную частоту ДДС чтобы спуров в полосе фильтра не было (минимальны были).

Сообщение отредактировал microwave_spb - Apr 13 2016, 19:29

Это может быть также ПАВ-фильтр или переключаемые фильтры как ПАВ, так и кварцевые.
Частотой придётся манипулировать для ухода от спур, одного фильтра может не хватить.

Но если взять тот же AD9913, мы получим в 2 раза меньшее потребление при в 2,5 раза большей тактовой частоте.
А следовательно на этой частоте получим меньшие спуры или можем повысить частоту сравнения для снижения спур PLL.

При частоте сравнения 10 МГц и полосе 1 МГц трудно получить время перестройки 10 мкс и спуры ниже -60 дБ.

Тут полностью согласен, но это достигается не только фильтрацией, но и манипуляцией настроек как DDS, так и PLL.

Не придется. При огромных коэффициентах умножения в петле (в моем варианте это примерно 300-600) полоса перестройки ДДС будет десятки килогерц. Можно подобрать диапазон в котором уровень спур в полосе пропускания последующего фильтра будет крайне мал (такой что при умножении в петле он будет менее 60дБн) или их не будет вообще. И достаточно обойтись одним фильтром. (Проверено на практике)



Ну это легко просчитать в любом калькуляторе PLL от любого производителя. Не стоит забывать что в моем варианте формируется 3000-6000. А дальше эта частота делится, и соответственно для точности установки 1000МГц+-10Гц достаточно переключиться на 4ГГц с точностью 40Гц.

Хорошо, проверено, так проверено.

У топикстартера частота много ниже, чем тактовая DDS 100 или 250 МГц. Формировать её можно как умножением, так и ФАПЧ, а это ещё один неучтённый + потребления тока. А ещё делители частоты, коммутаторы фильтров. Что-то опять появились сомнения в том, что можно влезть в 1 Вт.

Мне кажется, что ТС надо пересмотреть частоту опоры. И нужно ли октаву зашвыривать так далеко? Может рациональнее 500-1000 МГц и делитель на маложрущей логике?

Если зашвыривать ближе, то шаг перестройки PLL будет слишком крупный в смысле 50кГц изменения опоры не перекроют один шаг PLL, тогда придется переходить на более низкую частоту сравнения, или расширять диапазон перестройки опоры (DDS).


Если принять частоту сравнения около 11МГц, то один шаг будет тоже 11МГц и опору придется перестраивать (при ГУНе 500..1000МГц) уже на 244кГц.

В предложенной мной PLL уже есть делители который позволят сформировать частоты до 3000/64=46,875МГц.....
ключики ничего не потребляют практически.....



Именно так
Добавлю только что в найти у ДДС диапазон в 244кГц свободный от спуров будет уже сложнее, чем если ГУН будет 3000-6000

Сообщение отредактировал microwave_spb - Apr 14 2016, 11:01

Спасибо, поленился посмотреть.

Такида.

Т.е. задача не только теоретически, но и практически решаема, причём без всяких полупроводниковых революций.

Занятно, но от гибридного синтезатора я отказался лет 8 назад из-за его тогдашней бесперспективности. Окак

Пытаюсь посчитать требования к фазовым шумам перестраиваемой опоры для PLL в схеме предложенной microwave_spb. Допускаем, что спуры DDS мы отфильтровали и на выходе только синус опоры с фазовыми шумами TCXO и фазовыми шумами DDS. Фазовыми шумами TXCO пренебрегаем (если частота TXCO была около 10МГц, а синтезируемая опора 10,7МГц, то шумы практически не выросли), остается фазовый шум самого DDS.

Рассуждаем следующим образом. Допустимый фазовый шум на частоте 1000МГц 6 градусов. На опоре 10,7МГц это эквивалентно 0,0642 градуса. Если пересчитать градусы в dBc, получаем -62dBc. Если полка фазовых шумов DDS ровная, и полоса интегрирования фазовых шумов 0,8МГц, получается, что высота полки должна быть не более -121 dBc/Hz. Если посмотреть фазовые шумы AD9102 (Figure 16), то на графиках для 10 и 12МГц практически все точки графиком значительно ниже -121dBc. Говорит ли это о том что требования к фазовому шуму выполняются или я что-то не учитываю?

Сообщение отредактировал sashko_g - Apr 15 2016, 10:24

Учитывая огромный коэффициент умножения ваши фазовые шумы будут определяться шумами PLL и для STW81200 с опорой в районе 10МГЦ будут примерно -100, -110, -115 для 100, 1к , 10к соответственно, полка -115
Вносимые шумы ДДСки достаточно малы (AD9102). Остается выбрать опору, чтобы отнормированные к 1000МГц ее шумы были на 10дБ ниже вносимых PPL.

Сообщение отредактировал microwave_spb - Apr 15 2016, 11:08

Почитал теорию, получается в моем случае, когда полоса петлевого фильтра (1МГц) больше половины полосы сигнала (0,8МГц),то вклад в фазовый шум от PLL определяется интегралом шумовой полки PLL до 0,8МГц. Шумовую полку PLL расчитываем по формуле: Floor = FOM + 20log(N) + 10log(Fpfd),
где FOM - нормализованный шум PLL (-227 для STW81200), N = Fout/Fpfd = 1000/10,7 = 93,46;

Полка получается -117,3. Интегрируем до 0,8 МГц, получаем 28,435пс, что на 1000МГц эквивалентно 10 градусам. И это не учитывая прочих составляющих фазового шума(опора, DDS, VCO). А нужно не более 6ти градусов.

Снизить шумовую полку на 3дБ можна увеличив опору PLL в два раза, но и этого недостаточно. Кроме того, повышая опору PLL нужно расширять полосу кварцевого фильтра опоры, а кварцевые фильтры не бывают шире чем 30кГц по -3дБ.

Сообщение отредактировал sashko_g - Apr 15 2016, 14:16

По моим расчетам получается джиттер 1000МГц в полосе 1кГц-20МГц менее 1пс.
Вероятно, кто-то из нас ошибается

Сообщение отредактировал microwave_spb - Apr 15 2016, 15:14

Да, у меня в расчетах ошибка. Неправильно ввел данные в онлайн-калькулятор и ошибся на два порядка - все надо считать самому . Джиттер в полосе 0,8МГц не 28, а 0,28пс. А это всего 0,1 градуса фазового шума. Подозрительно мало... Нужно теперь добавить еще шумы DDS, опоры и VCO, может станет побольше. Меня беспокоит, что на руках есть результаты измерения похожего синтезатора, но с меньшей частотой сравнения (порядка 100кГц) и там фазовый шум на 1000МГц был больше градуса. Может быть это из-за высокого коеф. деления выходной частоты? Буду разбираться.

Сообщение отредактировал sashko_g - Apr 15 2016, 16:08

Ну все верно! По приведенной Вами выше формуле: уменьшили частоту сравнения ФД в 100 раз, получили подросшую полку в 10 раз (10дБ) и соответственно ошибка 0.1 градуса возрастет до 1 градуса. (а возможно у измеренного FOM повыше чем у STW81200).

И всё-таки:
AD9102 - это ЦАП а не DDS, хотя и необычный ЦАП. Не посчитав и не проверив потребление MCU, который его будет грузить, рано делать выводы. Причём не только по потреблению, но и по времени. Скорость последовательного порта до 80 МГц, длина посылки - 24 бита, разрешение должно быть максимальным, тактовая - необязательно. О слипмоде речи быть не может, вроде мощность должна быть небольшая, но посчитать и проверить нужно обязательно.

А два ADF435x поставить - один как опорник в дробном режиме, другой как окончательный формирователь в целочисленном? Вроде по шумам и спурам неплохо получается? А гармоники убрать банками пассивных фильтров. У PSEMI есть многовходовые коммутаторы.
И еще, сдается мне, что точность 1 кГц с временем перестройки 10 мкс, это же бубль гум)))