Можно ли теоретически построить синтезатор в диапазоне 60-1000 МГц со следующими характеристиками:
- шаг сетки частот: 1кГц;
- время перестройки на произвольную частоту: 10 мкс;
- спуры и гармоники хотя бы -60 дБн;
- энергопотребление менее 1 Вт;

Решение должно быть простым и энергоеффективным - сложные схемы с несколькими генераторами, переключаемыми фильтрами и т.д точно не подходят. Единственный вариант на данный момент - PLL+VCO типа HMC832. Если включить ручную калибровку и ширину петлевого фильтра 250 кГц можно добиться времени перестройки около 20-45 мкс при допустимой ошибке в 10 Гц (результат моделирования в ADIsimPLL).

Насколько я вижу из моделирования для Fractional-N PLL шаг сетки частот значения не имеет, можно получить шаг хоть в неколько Герц, поправьте если это не так.

Можно ли выжать еще быстродействие из этой микросхемы, возможно пожертвовав другими параметрами? Если нет, какие могут быть альтернативные варианты?

если потреблением пожертвовать, то AD9915.

а вот с dac39j82 можно и в 1Вт влезть если лишние ЦАПы и serdes усыпить.

Для HMC832 уровень 2,3 и 4 гармоник указан −20/−29/−45 dBc соответственно. Без пачки фильтров наверное не обойтись. Можно попробовать набрать их из недорогих LFCN от Mini-Circuits.

Потребление с опорой или без? Шумы не имеют значения?

Можно посмотреть в сторону варианта DDS=MCU+DAC.

Правильно ли я понимаю, что вы предлагаете напрямую формировать синус в ЦАП? Для получения частоты 1000МГц DAC должен иметь частоту семплирования >2ГГц, тогда, наверное, имелось в виду не MCU а FPGA?

Нет, можно сформировать базовый синтезатор с октавной 60-120 МГц или 2/3-октавной перестройкой 60-90 МГц, а выше переносить частоту умножением только на 2 (для октавы) или на 2 и на 3 (2/3 октавы). Во втором случае диапазон 90-120 МГц закрывается делением на 2 после умножения на 3.
Таким образом в 1-м случае частота сэмплирования должна быть не менее 288 МГц, а во втором - не менее 216 МГц.

Т.е. требования к ЦАПу относительно скромные, если пока не учитывать разрядность и динамические характеристики.
А вот справится ли с задачей MCU - это отдельная тема. Просто FPGA имеет довольно большое потребление.

Со схемами умножения тоже есть сомнения по потреблению, но умножение и/или деление потребуются и в случае с ФАПЧ.

посмотрите даташит на DAC39J82 от TI, он и потреблению вроде проходит.
там NCO внутри уже есть для несущей, а порт данных - для модуляции, которая в случае генерации синуса соответственно не нужна совсем. так что простенького MCU для конфигурации должно хватить.

AD9915 потребляет 2-3Вт, для портативного устройства вряд ли подойдет.
DAC39J82 - интересный вариант, получается этот ЦАП можно использовать как DDS. Потребление нужно посчитать, но вообще-то странно, что 16-разрядный ЦАП более экономичен чем узкоспециализированный 12-разрядный DDS.



Потребление без опоры. Опора - скорее всего TCXO 10 или 28 МГц.
Самому делать DDS c тактовой более 2ГГц не хочется. И хотя рядом будет стоять мощная FPGA (цифровая часть тракта), я с трудом представляю как загнать в ЦАП >2GSPS данных с приличной разрядностью и чтобы это было энергоеффективно. Вообще желательно разделить цифровую и аналоговую части тракта, чтобы отлаживать их отдельно, а еще ставить отдельную FPGA специально для самодельного DDS будет не рационально.


Вы меня озадачили. Через одну сточку ниже в даташите вообще страшный цифры:
fo/30 Mode at 3 GHz/30 = 100 MHz 2nd/3rd/4th −33/−10/−40 dBc
Это получается на 300МГц будет гармоника всего на 10 дБ ниже основной? Это же ерунда какая-то получается. Возмем плату WBX производителя Ettus (сайт схема). Там для приемной и передающей части используют синтезаторы ADF4350 в диапазоне от 100 до 4400 МГц (модулятор и демодулятор потом делят частоту на 2). По даташиту у этого синтезатора вторая/третья гармоники -20/-10 дБн Получается при работе на частоте 50МГц у передатчика на 150 МГц торчит такой же спектр всего на 10 дБ ниже? Это же в принципе не пройдет проверку по побочным излучениям. Никаких фильтров на выходе синтезатора кроме конденсатора 1000пФ и трансформатора там нет, никаких фильтров после смесителя тоже нет. Как это тогда работает?

Да, с уровнями кратных гармоник так и есть. Если мешают - только фильтроваться. В вашем случае можно обойтись пятью-шестью ФНЧ.

Зачем >2ГГц? Я же всё выше объяснил: ФАПЧуете от опоры тактовую 300 МГц, делаете октаву 60-125 МГц и трижды умножаете на 2 до 1 ГГц. Классика жанра.

С потреблением, разумеется, придётся подолбаться. Но вы просили теоретически возможный альтернативный вариант - предложил первое, что пришло в голову.

Можно ещё поискать готовый DDS с тактовой до 300 МГц с умеренным потреблением и проделать с ним тоже самое. У ADI до 400 МГц несколько - выбирайте.

А если ограничиться ~2/3 октавы 60-100 МГц и взять AD9913, то вообще всё красиво получается - у него всего 50 мВт при 250 МГц, но архитектура немного усложнится. Правда тут уже насчёт спуров до -60 дБ на 1 ГГц я уже сильно сомневаюсь...

Может Si571, но там тоже прямоугольник на выходе

Не подходит такой вариант, время перестройки 10 мс на большой шаг.
Вообще шаг 1 кГц реализованный только на ФАПЧ предполагает инерцию далеко за требуемые 10 мкс.
Варианты с делителями как правило богаты гармониками, остается вычитать на смесителе два высокочастотных сигнала.

Кстати, можно расширить полосу перестройки DDS до 3 октав, скажем, от 15 МГц до 125 МГц и сразу умножить на 8 для энергосбережения.
Но тогда выфильтровать синус в частотном диапазоне 125МГц-1ГГц будет сильно проблематично, поэтому такое лобовое решение не пойдёт.

Тяжело сказать что будет со спектром после умножения на 8. Могут быть все возможные гармоники (это при условии, что после DDS выфильтрована только чистая синусоида без остатков в других зонах Найквиста и спуров нет). В таком случае нужен набор переключаемых ФНЧ.

А вы можете подсказать популярные микросхемы реализующие умножение частоты с постоянным и переменным коэфициентом (если такие есть)? Поиск в интернете дал на удивление мало результатов. У Аналога умножители только на большие гиги, у остальных топ-производителей не нашел.

Для чистого синуса подойдут только умножители на 2. Их можно реализовать на диодах Шоттки, можно купить готовые микросборки, например, у Mini-Circuits: http://194.75.38.69/products/multipliers_sm.shtml Они широкодиапазонные и пассивные, поэтому отбирать лучше не только по диапазону частот, но и по вносимым потерям. Есть и другие производители, но они менее доступны. Обычно для экономии разработчики делают их сами.

Умножителей с переменным коэффициентом не встречал, но генератор гармоник чисто теоретически может быть таковым. Но он вам не нужен.

А чем Вам решение не устраивает с синтезатором на несколько гиг и последующем делением частоты?
т.е. Формировать на нескольких гигах и потом при помощи делителя опускать вниз.... Ну как на некоторых анализаторах спектра сделано.
правда придётся ФНЧ диапазонные делать, чтоб с гармониками бороться, но это уж minicircuits. Но маломощные переключалки и фильтры сей час не проблема.

Чтоб диапазон перекрыть возможно будет легче коэффициент деления переключать. А может и просто синтезатор с полосой перестройки 1 гиг можно найти.

Сейчас есть синтезаторы с полосой в 13 гиг, это не проблема. Основной вопрос: перестройка на любую частоту за 10 мкс и минимальное энергопотребление.

Если по шумам требований нет, то можно взять две ФАПЧ (на тех же HMC83x, например) загнать в диапазон 2..3ГГц (или другой с перестройкой в 1ГГц для одного ФАПЧа и на фиксированную частоту или с относительно небольшой перестройкой для другого) и на смеситель, потом ФНЧ с частотой среза 1ГГц. Если все сделать аккуратно, то есть шанс получить гармоники -60дБ с одним ФНЧ с частотой среза 1ГГц. Заодно, если менять частоты обоих генераторов, то можно обойти спуры дробного делителя.

На практике достичь точности установки частоты в 10 Гц с помощью PLL за время менее 50 мкс очень сложно, не буду говорить невозможно. Задержка (фаза) в петле и коэффициент передачи "гуляют" по всем параметрам и учесть их крайне сложно. Только поначалу ГУН приближается к искомой частоте обратно пропорционально ширине полосы петли обратной связи, потом закон становится экспоненциальным.

Скорость перестройки такого слалома в 10 мкс будет достичь очень сложно. Но он же (обход спур) возможен и в варианте с DDS, где тактовая для него будет ФАПЧованной. И при этом нет проблем ни с низкой энергетикой, ни скоростью перестройки

Другой вопрос с умножителями на 2. Если использовать классические 50-Омные умножители, по энергопотреблению пролетаем.
А есть ли смысл цепляться за 50 Ом на частотах до 500 МГц, где можно работать и на 200 Ом, и на 1-10 кОм и даже на 1 МОм?
Если работать с напряжением, а не с мощностью, то вполне вероятно сделать изящный финт ушами и разрешить противоречие.
Потом остаток энергетики пустить на усиление и согласование с неизбежными 50 Омами нагрузки, если она таковая в реалии.

В смысле слалома? Оба кольца ФАПЧ независимы друг от друга и если ТС писал, что он планировал закрыть 60..1000МГц одним Frac-N PLL с делителем, то две петли в предложенной конфигурации будут перестаиваться +- так же.

Другое дело насколько это реально сделать в PLL вообще (о чем выше написал rloc)...


Что-то я не въезжаю, а при чем здесь сопротивление нагрузки? Насколько я понимаю главное это требования по шумам (которые никто не озвучил). Чем меньше боковой шум нам нужен, тем больше придется "задрать" мощность сигнала, а на какой нагрузке эту мощность получать большого значения иметь не будет (разве что потери в цепях согласования, но переход с 50Ом на 200 Ом здесь не должен дать существенной разницы).

Да, если шумы побоку, то можно просто отфильтровать 2ю, 3ю и т.д. зоны Найквиста у DDS.

Да про одну петлю я вообще не понял юмора, если честно. Разве Frac-N PLL может перестраиваться в широкой полосе за 10 мкс? Он и в узкой не перестроится.

Или я что-то пропустил и произошла таки революция в дробнике?

Не, наверное нельзя, они там очень сильно заспурены засчёт наложения спектров.

По поводу шумов - согласен. Но на вопрос оних до сих пор ничего не услышал. Ждём ТС...

Если брать две ФАПЧ, то более простой вариант это использовать ФАПЧ по очереди - пока один синтезатор работает (время работы на одной частоте более 1мс), второй перестраивается на другую частоту. За миллисекунду современный ФАПЧ легко встанет на любую частоту с высокой точностью. Коммутация производится несколькими ключами с хорошей развязкой, если у синтезатора есть функция mute, то еще проще. Только цена такой красоты - двойное энергопотребление, двойная площадь и двойная стоимость.




Вообще-то чем шире полоса тем перестройка быстрее, но есть много "но" и "если": полосу нельзя увеличивать бесконечно, она должна быть меньше частоты сравнения, она должна согласовываться с параметрами VCO и charge pump.

Если вы о амплитудных шумах в широкой полосе синтезатора, то они долны быть достаточно низкими, чтобы после прямой модуляции и усиления до 5Вт сигнал соотвествовал требованиям по побочным излучениям.
Если о фазовых шумах самой несущей - точно еще не считал, но должны быть в пределах разумного - не более 0,5 градуса например. Несущая потом модулируется OFDM сигналом.


А как влият шаг перестройки на скорость? Если шаг будет не 1кГц, а 100кГц или 1 МГц это изменит что-то принципиально?

По поводу сопротивления нагрузки есть предположение, что уменьшение токов в умножителях на 2 снизит потери.
Но этот момент я пока не анализировал более тщательно, чисто на уровне идеи. Если ошибаюсь, прошу не пинать.

В одноконтурных ФАПЧ - до сегодняшнего дня конечно влияло, причём независимо от типа ФАПЧ.

Коренным образом изменит. Вплоть до смены типа или режима работы ФАПЧ и снижения времени перестройки на порядок.

Берете опору 100МГц
Подаете ее на DDS что-то типа AD9102 (100мВт) и получаете на ней частоту 10,7+-0,025МГц или 11,8+-0,025 МГц примерно (ту на которую кварцевый фильтр найти можно и где нет спуров в полосе 50кГц).
Дальше фильтруете это все фнч и кварцевым фильтром, попутно усилками на транзисторах согласовываете с высоким сопротивление кварцевого фильтра. (100-200мВт)
Дальше используете это в качестве опоры для STW81200 (500мВт) c внешним (чтобы убрать калибровку) ГУНом от Synergy DCO300600-5 (75мВт)
Полоса пропускания петли - 1-10МГц
На делителях PLLки получаете нужный Вам диапазон
А дальше ключики и фильтры чтобы убрать гармоники. Наверное еще и усилок в указанное потребление впишется.


Вроде и шаг перестройки и скорость и потребление требуемые получаются, если я нигде не ошибся...

А что ему помешает перестроиться? Меня никогда не интересовали вопросы очень быстрой перестройки, потому могу ошибаться - знаю, что там есть очень много нюансов, но фундаментально по идее дробнику с сигма-дельта модулятором 3-го или более высокого порядка ничего не мешает это сделать почти так же быстро, как и целочисленному с одинаковой частотой сравнения.


Опять же вопрос какой уровень негармонических спуров допустим? Если те же -60дБ с 1ГГц ДДС может и выйти, опору можно ему переключать (тут сразу вопрос насколько это быстро ДДСы типа AD9912 умеют делать?).

Мне вначале такая идея показалась несколько безумной, но потом вспомнил, что есть приборчики (VNA) которые работают в этих зонах, весьма прилично. Как я понимаю проверить это дело можно достаточно просто.


Как я понял, что нужно уметь перестроиться за 10мкс в любом случае. А с двумя как Вы сделаете, если нужно сделать последовательно две или более перестройки?
Например так:

Частота1
10мкс
Частота2
10мкс
Частота3

Или ТЗ опять требует уточнения?

Интуитивно мне так тоже кажется. Но вот моделирование в ADIsimPLL говорит об обратном. Создаю два одинаковых проекта с одинаковыми настройками (ADF4351, Fpfd=10MHz, Fref=10MHz, Fmin=60MHz, Fmax=1000MHz, loop bandwith = 100kHz), кроме одной: знаменатель Fractional-N делителя MOD. В одном проекте MOD=1000 (channel spacing 2,5kHz), в другом MOD=10 (channel spacing 250kHz). Графики Time Domain для обоих проектов рисует идентичные. При смене полосы фильтра графики изменяются также одинаково. Повторил эксперимент с HMC832 - результат тот же.
Более того, если понизить Fpfd до 1МГц тоже ничего не меняется. Отсюда делаю вывод - на скорость перестройки частоты влияет только полоса петлевого фильтра.




Такой сложный метод создания опоры (TXCO -> DDS -> LPF -> AMP -> XTAL) для PLL нужен чтобы снизить фазовые шумы? Почему нельзя просто взять TXCO на 10МГц с синусом на выходе и хорошими фазовыми шумами?




Время работы на каждой частоте около 1 мс. Чем меньше из этого времени будет потрачено на перестройку - тем лучше. 10 мкс - это допустимый максимум потерь рабочего времени, который можно потратить на перестройку.

Это нужно чтобы получить требуемый шаг в 1кГц. При этом PLL будет работать в Integer режиме. Это позволит расширить полосу пропускания петли до 1-2 МГц, что в свою очередь сократит время перестройки.

Вроде как время перестройки по расчетам укладывается в 10мкс с запасом.

Тяжело согласиться. Когда PLL работает в режиме Integer, Fout = Fpfd*N. Шаг перестройки равен чатоте сравнения в фазовом детекторе (Fpfd). Если Fpfd равна 1кГц, как вы предлагаете, то полоса пропускания петли не может быть больше 1кГц, потому что по определению ширина петли должна быть меньше частоты сравнения в фазовом детекторе. На выходе фазового детектора находится ШИМ-сигнал, петлевой фильр выделяет его постоянную составляющую. Если частота следования импульсов в ШИМ-сигнале низкая, то и ширина фильтра должна быть низкая, чтобы выделить только пост. составляющую, а не гармоники на чатотах кратных частоте ШИМ.
Если частота ШИМ (Fpfd) высокая (например 10 МГц) то ближайшая к постоянной составляющей гармоника находится на частоте 10МГц и ширину фильтра можно сделать 1-2 МГц как вы предлагаете, но тогда и шаг перестройки в режиме Integer-N будет 10Мгц. Чтобы сделать шаг перестройки меньше при высокой Fpfd и придумали Fractional-N режим. Да, в режиме Fractional-N лезут спуры на частотах кратных Fpfd, но с этим можно бороться.
На данный момент картина мира у меня такая, и то, что вы говорите, в нее не укладывается. Готов признать свою неправоту, если приведете аргументы.

Он вам описАл работу гибридного синтезатора DDS+PLL с перестраиваемой опорой, где перестройку с шагом 1 кГц обеспечивает DDS.
PLL там является как бы умножителем частоты. Это вполне рабочая схема, но там тоже есть свои слабые места. Шага 10 МГц маловато.

Так вот для чего там нужен DDS! Тогда все красиво: если DDS дает разрешение не хуже 10 Гц (а реально там доли Герца), то на 1000МГц получаем шаг 1кГц. Если опора 10,7МГц, то фильтр можно спокойно делать на 1-2МГц, а если еще отключить автокалибровку VCO, то получим быструю перестройку. Схема конечно получается не простая, но если по потреблению и стоимости она выиграет у схемы с двумя PLL, работающими поочередно, то так и будем строить.

Я этого не предлагал, читайте внимательнее мое сообщение. Fpfd у меня порядка 10 МГц (чуть больше).




Вижу что Вы разобрались



Частоту на выходе ДДС стоит выбирать исходя из следующих компромисов:
-на какую частоту и с какой полосой удобно брать кварцевый фильтр
-уровень подавления целочисленного спура PLL
-желаемой полосы пропускания петли и, соответственно, скорости перестройки

Главное грамотно взять выходную частоту ДДС чтобы спуров в полосе фильтра не было (минимальны были).

Это может быть также ПАВ-фильтр или переключаемые фильтры как ПАВ, так и кварцевые.
Частотой придётся манипулировать для ухода от спур, одного фильтра может не хватить.

Но если взять тот же AD9913, мы получим в 2 раза меньшее потребление при в 2,5 раза большей тактовой частоте.
А следовательно на этой частоте получим меньшие спуры или можем повысить частоту сравнения для снижения спур PLL.

При частоте сравнения 10 МГц и полосе 1 МГц трудно получить время перестройки 10 мкс и спуры ниже -60 дБ.

Тут полностью согласен, но это достигается не только фильтрацией, но и манипуляцией настроек как DDS, так и PLL.

Не придется. При огромных коэффициентах умножения в петле (в моем варианте это примерно 300-600) полоса перестройки ДДС будет десятки килогерц. Можно подобрать диапазон в котором уровень спур в полосе пропускания последующего фильтра будет крайне мал (такой что при умножении в петле он будет менее 60дБн) или их не будет вообще. И достаточно обойтись одним фильтром. (Проверено на практике)



Ну это легко просчитать в любом калькуляторе PLL от любого производителя. Не стоит забывать что в моем варианте формируется 3000-6000. А дальше эта частота делится, и соответственно для точности установки 1000МГц+-10Гц достаточно переключиться на 4ГГц с точностью 40Гц.

Хорошо, проверено, так проверено.

У топикстартера частота много ниже, чем тактовая DDS 100 или 250 МГц. Формировать её можно как умножением, так и ФАПЧ, а это ещё один неучтённый + потребления тока. А ещё делители частоты, коммутаторы фильтров. Что-то опять появились сомнения в том, что можно влезть в 1 Вт.

Мне кажется, что ТС надо пересмотреть частоту опоры. И нужно ли октаву зашвыривать так далеко? Может рациональнее 500-1000 МГц и делитель на маложрущей логике?

Если зашвыривать ближе, то шаг перестройки PLL будет слишком крупный в смысле 50кГц изменения опоры не перекроют один шаг PLL, тогда придется переходить на более низкую частоту сравнения, или расширять диапазон перестройки опоры (DDS).


Если принять частоту сравнения около 11МГц, то один шаг будет тоже 11МГц и опору придется перестраивать (при ГУНе 500..1000МГц) уже на 244кГц.

В предложенной мной PLL уже есть делители который позволят сформировать частоты до 3000/64=46,875МГц.....
ключики ничего не потребляют практически.....



Именно так
Добавлю только что в найти у ДДС диапазон в 244кГц свободный от спуров будет уже сложнее, чем если ГУН будет 3000-6000

Спасибо, поленился посмотреть.

Такида.

Т.е. задача не только теоретически, но и практически решаема, причём без всяких полупроводниковых революций.

Занятно, но от гибридного синтезатора я отказался лет 8 назад из-за его тогдашней бесперспективности. Окак

Пытаюсь посчитать требования к фазовым шумам перестраиваемой опоры для PLL в схеме предложенной microwave_spb. Допускаем, что спуры DDS мы отфильтровали и на выходе только синус опоры с фазовыми шумами TCXO и фазовыми шумами DDS. Фазовыми шумами TXCO пренебрегаем (если частота TXCO была около 10МГц, а синтезируемая опора 10,7МГц, то шумы практически не выросли), остается фазовый шум самого DDS.

Рассуждаем следующим образом. Допустимый фазовый шум на частоте 1000МГц 6 градусов. На опоре 10,7МГц это эквивалентно 0,0642 градуса. Если пересчитать градусы в dBc, получаем -62dBc. Если полка фазовых шумов DDS ровная, и полоса интегрирования фазовых шумов 0,8МГц, получается, что высота полки должна быть не более -121 dBc/Hz. Если посмотреть фазовые шумы AD9102 (Figure 16), то на графиках для 10 и 12МГц практически все точки графиком значительно ниже -121dBc. Говорит ли это о том что требования к фазовому шуму выполняются или я что-то не учитываю?

Учитывая огромный коэффициент умножения ваши фазовые шумы будут определяться шумами PLL и для STW81200 с опорой в районе 10МГЦ будут примерно -100, -110, -115 для 100, 1к , 10к соответственно, полка -115
Вносимые шумы ДДСки достаточно малы (AD9102). Остается выбрать опору, чтобы отнормированные к 1000МГц ее шумы были на 10дБ ниже вносимых PPL.

Почитал теорию, получается в моем случае, когда полоса петлевого фильтра (1МГц) больше половины полосы сигнала (0,8МГц),то вклад в фазовый шум от PLL определяется интегралом шумовой полки PLL до 0,8МГц. Шумовую полку PLL расчитываем по формуле: Floor = FOM + 20log(N) + 10log(Fpfd),
где FOM - нормализованный шум PLL (-227 для STW81200), N = Fout/Fpfd = 1000/10,7 = 93,46;

Полка получается -117,3. Интегрируем до 0,8 МГц, получаем 28,435пс, что на 1000МГц эквивалентно 10 градусам. И это не учитывая прочих составляющих фазового шума(опора, DDS, VCO). А нужно не более 6ти градусов.

Снизить шумовую полку на 3дБ можна увеличив опору PLL в два раза, но и этого недостаточно. Кроме того, повышая опору PLL нужно расширять полосу кварцевого фильтра опоры, а кварцевые фильтры не бывают шире чем 30кГц по -3дБ.

По моим расчетам получается джиттер 1000МГц в полосе 1кГц-20МГц менее 1пс.
Вероятно, кто-то из нас ошибается

Да, у меня в расчетах ошибка. Неправильно ввел данные в онлайн-калькулятор и ошибся на два порядка - все надо считать самому . Джиттер в полосе 0,8МГц не 28, а 0,28пс. А это всего 0,1 градуса фазового шума. Подозрительно мало... Нужно теперь добавить еще шумы DDS, опоры и VCO, может станет побольше. Меня беспокоит, что на руках есть результаты измерения похожего синтезатора, но с меньшей частотой сравнения (порядка 100кГц) и там фазовый шум на 1000МГц был больше градуса. Может быть это из-за высокого коеф. деления выходной частоты? Буду разбираться.

Ну все верно! По приведенной Вами выше формуле: уменьшили частоту сравнения ФД в 100 раз, получили подросшую полку в 10 раз (10дБ) и соответственно ошибка 0.1 градуса возрастет до 1 градуса. (а возможно у измеренного FOM повыше чем у STW81200).

И всё-таки:
AD9102 - это ЦАП а не DDS, хотя и необычный ЦАП. Не посчитав и не проверив потребление MCU, который его будет грузить, рано делать выводы. Причём не только по потреблению, но и по времени. Скорость последовательного порта до 80 МГц, длина посылки - 24 бита, разрешение должно быть максимальным, тактовая - необязательно. О слипмоде речи быть не может, вроде мощность должна быть небольшая, но посчитать и проверить нужно обязательно.

А два ADF435x поставить - один как опорник в дробном режиме, другой как окончательный формирователь в целочисленном? Вроде по шумам и спурам неплохо получается? А гармоники убрать банками пассивных фильтров. У PSEMI есть многовходовые коммутаторы.
И еще, сдается мне, что точность 1 кГц с временем перестройки 10 мкс, это же бубль гум)))

И какой шаг должен быть у ФАПЧ которая в дробном режиме и какая полоса пропускания петли?

Посмотрел даташиты на AD9914/5. Это лучшие DDS по характеристикам. Даже они не дотягивают по всем требованиям к озвученным ТСом. А потребляют 2+ Вт. Сдается мне, ТЗ из области ненаучной фантастики.

Не вижу принципиально нереализуемых в ТЗ моментов. Может только потребление будет не 1 Вт, а скажем 1.2Вт. Но скорее всего и в 1Вт уложится.
Требований по шумам особых нет. Так что вариантов реализации куча!

Я про мощность потребления и толкую. Готовая микросхема 2+ Вт. А по ТЗ надо переплюнуть AD.

посмотрите на DAC38J82 он вроде проходит, в том числе и по потреблению.