Цитата(sast777 @ May 2 2016, 14:09)
Есть в наличии плата с FPGA с выходом по четырем LVDS парам (2.5V)
Плата приемника будет изготовлена существенно не скоро.
Нужно отладить прием данных по четырем LVDS парам на физическом уровне, причем
в наличии несколько самодельных плат на Cyclone II, III, IV, V; Arria II.
Но у всех плат питание IO - 3.3В;
Что будет, если в проекте Quartus приемника объявить банк как запитанный 2.5В,
организовать в Quartus LVDS приемники, но реально банк будет запитан 3.3В?
Ничего не помрет?
Делал так - все работает. Была ошибка разводки платы, клок подвели как раз на банк с 3.3В. Скомпилил банк на 2.5В. Все ОК. CYCLONE III.
Cyclone - возможен ли прием LVDS в банк 3.3В?
May 2 2016, 10:09
