|
|
  |
Принять LVDS от HMCAD1511 |
|
|
|
Aug 6 2016, 20:18
|

Универсальный солдатик
     
Группа: Модераторы
Сообщений: 8 634
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362

|
Цитата(Corner @ Aug 6 2016, 21:56)  Литография одинаковая. А вот профиль легирования и материал немного разные могут быть. Не даром, транзисторы у Стратиксов явно быстрее по скорости переключения. Штучно, можно подгонять каждый. Массово, с одинаковой прошивкой, работать не будет. Для таких случаев нужно иметь запас, а не разгон. Мне штучно и нужно. На данном этапе, буквально, один. Но, как обычно, я перебираю несколько вариантов. Конкретно, поставить 2 недорогих 500 МВыб/с АЦП и тактировать их противофазно, поменяв полярность дифференциальных тактовых сигналов. И генератор легко находится, и ПЛИС можно проще взять.
|
|
|
|
|
Aug 6 2016, 22:14
|

Профессионал
    
Группа: Участник
Сообщений: 1 072
Регистрация: 11-12-12
Пользователь №: 74 815

|
Цитата(ViKo @ Aug 7 2016, 00:18)  Мне штучно и нужно. На данном этапе, буквально, один. Но, как обычно, я перебираю несколько вариантов. Конкретно, поставить 2 недорогих 500 МВыб/с АЦП и тактировать их противофазно, поменяв полярность дифференциальных тактовых сигналов. И генератор легко находится, и ПЛИС можно проще взять. То есть, от HMCAD1511 Вы отказались? Генератор можно на синтезаторе сделать. Тоже проблему нашли. Дешевые АЦП с хорошим согласованием второй, третьей и четвертой зон Найквиста. Ну ну...
|
|
|
|
|
Aug 7 2016, 13:34
|

Универсальный солдатик
     
Группа: Модераторы
Сообщений: 8 634
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362

|
Цитата(Corner @ Aug 7 2016, 15:31)  Так Вы 0... 250 оцифровываете. Я то думал 0... 500 с отсечкой зеркалок... тогда от Hittite необоснованно дорогой АЦП. Не сказал бы, что дорогой. На сайте AD $37.68 при партии 1000 шт. К примеру, ADC08D500 от TI стоит $137. При попытке gate симуляции ModelSim выкидывает такие ошибки: Цитата # ** Error: (vsim-3694) The implicit port connection (.*) did not find a matching port, net, variable or interface instance in Test for port '\ClkIn(n) '. Я, как обычно, задаю только позитивную ножку LVDS в проекте, а негативную Quartus сам цепляет. А как можно задать обе ноги? Пользуюсь атрибутами: Код (* altera_attribute = "-name io_standard lvds; -name pad_to_input_register_delay 0", useioff = 1 *) input bit ClkIn, Описал все порты явно (убрал .*), вроде, симулируется. Только, как и ожидал, принятые данные не соответствуют отправленным.
|
|
|
|
|
Aug 8 2016, 05:26
|

Универсальный солдатик
     
Группа: Модераторы
Сообщений: 8 634
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362

|
Цитата(Timmy @ Aug 7 2016, 23:12)  С 1Гбитом/сек должны справиться относительно недорогие Artix-7 при использовании dynamic phase-alignment, но корпуса у них только шариковые. У Altera есть такого же порядка стоимости Arria, и тоже с шарами. Corner, что делать? У этих АЦП есть некий сброс. Может, и удалось бы запустить одновременно. Если речь о тактах, то несколько ГГц подавать не надо, всего 1. А в двухканальном режиме - половину, в четырехканальном - четверть. Задает частоту выборок тех внутренних четырех АЦП. У него и делитель частоты внутри есть. Но в целом, выглядит как шарлатанский продукт, столько наворочено, а чего надо, нет. P.S. Устал я от него. Пойду в AD (Analog Devices ADC).
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|