АЦП HMCAD1511 от Hittite в одноканальном режиме может выдавать 1GSps. 8 битов данных будут передаваться по 8 LVDS линиям. Значит, битовый интервал Tlvds равен 1 ns. Реально ли захватить такие сигналы, и на какой ПЛИС? Смотрю, Циклоны, вроде, на такой подвиг не способны.

например
https://www.altera.com/en_US/pdfs/literatur...x4_siv54001.pdf
стр 55-56

По-моему, это не то. Transceiver. В Cyclone GX тоже такие есть, но можно ли ими принять данные в том формате, что передает HMCAD...?

арии и стратиксы

2 ViKo
спартан-6 на 3м спидгрейде может гиг через DDR-LVDS затянуть..

Спасибо ответившим!
А вот эта цитата из руководства на Cyclone IV не дает права надеяться на результат?

Дополню вопрос картинкой. Вот такие сигналы нужно принять. Не прокатят ли здесь те самые трансиверы с сериализаторами? Сигналы-то передаются последовательно, а дальше можно складывать каждую линию в свою память...
То есть, я неправильно описал в первом сообщении, что 8 битов передаются по 8 линиям. Нет, каждый байт идет по своей линии. И так работает во всех режимах - 4-канальном. 2-канальном и 1-канальном.

Трансиверы прокатывают, только если уровни DC совпадают, или можно отвязать конденсаторами. У вас ни то, ни другое не выполняется: у Циклонов уровень DC в приёмнике требуется 0.85V, если мне память не изменяет, а у этого АЦП он 1.2. Конденсаторы вы вставить тоже не можете, так как нет 8b/10b кодирования в канале. На мой взгляд, поставить ADC08D500 вам встанет дешевле: сам АЦП будет дороже, но на ПЛИС вы сэкономите.

Да, что-то не стыкуется... Тогда возьму HMCAD1510 с их 500 MSps. Два?

Замучаетесь ещё больше. Это надо буфер (чтобы разветвить сигнал) плюс в одном канале сделать точную задержку.

Hittite АЦП связываются с Xilinx Spartan6 используя при этом примитивы ISERDES.
По этому поводу написан Xilinx xapp1064. У Xilinx есть также порядка десятка xapp
по синхРонному приему данных на все случаи.
Есть также Hittite ADC evaluation kit на основе S6.


Вообще, у Xilinx с документацией по разлизным темам и вопросам гораздо лучше, чем у Altera.
По этой теме имеются application note xapp855, xapp856, xapp860, xapp866, xapp774, xapp1071,
xapp524, xapp585 и др при этом имеются .zip файлы с примерами использования, конкретной реализации.
Прием данных от high speed adc, Для различных семейств fpga.

Спасибо! Я пока этой темой не занимаюсь. Забросил удочку, ищу варианты. Но скоро обязательно займусь.
С Xilinx дел не имел, и уже чувствую, что зря. Когда-то подсадили на Altera FLEX, и покатился...

У Xilinx еще одно преимущество- поддержка (support) ввиде форума регистрируетесь и любой ваш вопрос- ответ.
Народ работает по всему миру и вопросов всяких хватает. Работает поиск на форуме Вот темы форума
http://forums.xilinx.com/
По Hittite ADC, есть другой более универсальный ADC- HMCAD1520. Поскольку Analog Devices купила
Hittite, производство 1520 будет точно продолжено.
Другой интерфейс fpga-Gigabit Transceivers MGT есть у Xilinx и Altera fpga. Они принимают (захватывают)
данные от HS АЦП с интерфейсом JESD204. Это последнее новое направление у AD, TI и др производителей и
пока эти АЦП приблизительно в 2 раза больше потребляют. Пример одного такого АЦП- AD9234.
Есть и другие трудности с ними.

Знаю, что есть JESD204. Мне 12 разрядов не нужно, хватит 8. А лишние разряды даром не даются, и потребляемая мощность больше, и цена.

Возвращаюсь к теме.
Вот небольшое обсуждение на сайте Altera. Так и не понял, можно или нет, подцепиться к HMCAD1511 через трансиверы.
http://www.alteraforum.com/forum/showthread.php?t=38584
И насчет e2v АЦП, покупали-использовали? Как они вам?
http://www.e2v.com/products/semiconductors/adc/

А SerDes не подойдет? На картинке из сообщения 7 показаны две тактовых частоты. Вот ту, что медленнее, нельзя ли приспособить? Все данные идут каждый по своему каналу. Не занимался serdes-ами.

Прием данных от АЦП HMCAD1511 выполняется на SERDES, которые в разных семействах имеют разное быстродействие.
Например Cyclone5 указано оно равно 875 Mbps и значит не подходит для приема данных этого АЦП. Однако есть более быстродействующие FPGA например Arria Stratix. Хороший application note XAPP585 на эту тему.

ArriaV SerDes приемник быстродействие 1050-1250 Mbps взависимости от скорости FPGA.

Для Cyclone V попробовал сделать мегафункцию ALT_LVDS_RX, задал частоту данных 1000 Mbps, частоту входного такта 500 MHz (LCLK из HMCAD1511), и замечаний от Визарда не получил. Посмотрю в ModelSim. Не понимаю, а FCLK никак не использовать? Жалко.

В той таблице, где написано 875 Mbps, указано, что это для коэффициента J = 4 to 10. А когда J = 1, 2 то используются DDR регистры и дается примечание 66:

The maximum ideal data rate is the SERDES factor (J) × PLL max output frequency (fout), provided you can close the design timing and the signal
integrity simulation is clean. You can estimate the achievable maximum data rate by performing link timing closure analysis. You must consider the
board skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.

FCLK и надо использовать, подавая ее на PLL, где потом частота повышается до 125 Mhz (FCLK) x 8bit = 1000 Mbps.

Надежный прием данных от АЦП еще предполагает, что надо еще делать 2 калибровки по включению питания:
одна- подстройка битклока в центр битданных, меняя задержку. Другая выравнивание получениых данных по кадру (frame Clk).

Ясно, что у Алтеры имеется документация по этому вопросу.
Например AN236
AN236

TimeQuest выдает Unconstrained Output Ports: 33
Надо как-то ClkOut вывести из PLL.
Для GX по временам у TimeQuest претензий нет.

А вот эти выравнивания, делаются ли в рабочем режиме, или уже как повезет? Что-то не видно возможностей в Cyclone V.
Задействовал FCLK. В ModelSim принимаю данные с пока не определенным сдвигом. Посланное не соответствует принятому. Буду двигать фазу в мегафункции. Надо еще удостовериться, что имитируемые от АЦП такты и данные соответствуют временным характеристикам.
А еще данные складируются задом наперед. Первый принятый бит идет в старший. А у АЦП наоборот, первым выдается младший. Надо биты реверсировать.

Есть еще связанная тема-трассировка линий данных и клока АЦП. Как она сделана на ППМ?
Рекомендуется- LVDS линии данных и клоков идущих к FPGA выравнять по длине.
Тогда FCLK и линии данных имеют одинаковые задержки и линия FCLK также служит
как эталонная при выравнивании границ кадра и для калибровок. В этом случае эти
операции можно делать и в рабочем режиме.
Если линии не выравнены, то АЦП надо переводить в тестовый режим (режим калибровки) для
генерации тестового паттерна. И по принимаемому FPGA паттерну для каждой линии данных делать подстройку.
Cyclone5 не сможет принять 1 GSPS данные от HMCAD1511 .
У Алтеры есть документация, обьясняющая принцип построения SERDES мегафункций ALTLVDS_RX AN202, AN236.
Здесь надо разобраться как битклок ставится в центр битовых данных и потом- операция битслип. Serdes принимает
данные в SDR или DDR режиме и тд.

В Моделсиме принимает.

SERDES в каком режиме принимает данные SDR или DDR?

ППМ - это печатная плата? Выровняю сам (всё сам...). Конечно.


Хороший вопрос. Задал в мегафункции ALTRVDS_RX битрейт 1000 МГц, коэффициент десериализации 8, частоту входную 125 МГц. Что там Квартус нашаманил, мне не ведомо.
С битслипом не разобрался. Откуда его взять?

А в чем проблема посмотреть? В том же timequest можно посмотреть путь от пина до конкретного регистра по задержкам с соответствующим названием (кстати, задержки можно и вручную забить на входе - iodelay, хотя не знаю - есть ли они на циклоне, на стратиксе3/4 были).

ППМ- плата печатного монтажа. Битслип- операция выравнивания принимаемых данных по границе фреймклока допустим.

В Pin Planner называется DIFFIO_RX
В Resource Property Editor в свойствах: DDIO Mode - none

Значит, скорее всего используется как обычный регистр. А Так проще всего было залезть в chipplaner, найти пин и от него линию до реального регистра со всеми внутренностями. А вообще SERDES на самом быстром циклон5 гарантированно работает на скорости 875 (j=8), что ниже заявленной Вами - https://www.altera.com/content/dam/altera-w...-v/cv_51002.pdf с49

Там в той ячейке много чего напихано. Добрался до IR_FIFO_USERDES. В нем все волшебство и происходит.


Видел. Но пока эту ( ) затею не оставил. Поскольку серии Cyclone V, Arria V, Stratix V выпускаются по одному 28 нм техпроцессу. Можно надеяться...
И вариант - использовать J = 2, DDR, записывать биты, как удастся в память, а при чтении сортировать, как надо. Мне главное - захватить. 500 МГц по Циклону с градацией 7 могут бегать.

Вообще на стратикс4 я подымал serdes (много линий было) на ddr до 1200 (при заявленных 1240 вроде) и работало все как часы без единой ошибки месяцами (и условия были не лучшими, в смысле температуры). Так что хоть и попахивает шаманством, но при определенных условиях может и заработать.

Сдвинул на 180° фазу FCLK, байт захватывается правильно. Осталось только биты реверсировать.

На одной, двух, трех FPGA все будет работать на "ура". Получаешь другую партию FPGA- пошли сбои.
Вам это надо?

Вот как биты реверсирую в ModelSim.

Есть ли способ проще?

Про bitslip прочитал, но не понял.
Use 'rx_channel_data_align' input port
Turn on this option to control bit insertion on a channel-by-channel basis to align the word boundaries of the incoming data. The data slips one bit for every pulse on the
rx_channel_data_align port. This option is available only if you use a dedicated SERDES block.
You can use control characters in the data stream so your logic can have a known pattern to search for. You can compare the data received for each channel, compare to the control
character you are looking for, then pulse the rx_channel_data_align port as required until you successfully receive the control character.
To use this port, you must meet the following requirements:
• The minimum pulse width is one period of the parallel clock
in the logic array ( rx_outclock ).
• The minimum low time between pulses is one period of the
parallel clock.
• There is no maximum high or low time.
• Valid data is available on the third parallel clock cycle after
the rising edge of the rx_channel_data_align signal.

Посылая импульс(ы) на rx_channel_data_align[7:0], что я получу на выходе? На данные подавать нули, а на эти биты выравнивания единицы, и смотреть, когда они на выходе вылезут? Так?

Можно было проверить в симуляторе вышесказанное, но не хочу. Там точно не так, как написал.
Не смог запустить временнУю симуляцию в Quartus 13.1, только функциональная работает. Похоже, надо установить новейший Quartus, чтобы Cyclone V использовать.

У Xilinx в общем виде этот процесс следующий.
Если через SERDES также, как и 8бит данных, принять FCLK, то на выходе будет код "11110000" или "00001111". FCLK как 9 линия данных.
Те в режиме этой калибровки (битслип) должны принять такие данные на этом SERDESe. Если они не совпадают то выполняется сдвиг на 1 бит SERDESом принятых данных (подается сигнал на SERDES означающий сдвиг) . И опять производится сравнение с требуемым кодом. И так повторяются действия пока не совпали. Фактически скользишь по битовому потоку пока не встретил требуемый код байта. Так выравниваются границы принимаемых битовых данных по FCLK, те определяются байты данных.
У вас какое количество этих АЦП в системе?

У альтеры подход тот же.
to ViKo
На стр 15,16 с времянками все приведено в упамянутом уже несколько раз доке https://www.altera.com/content/dam/altera-w...re/an/an236.pdf
Кстати, про моделирование на вентильном уровне - пытался смоделировать GX в 11 квартусе для stratixiv - альтера подсовывала вместо реального передатчика на определенном уровне детализации функциональную модель, никакие времянки с внутренностями посмотреть не получилось.

Похоже, у Altera так же работает. Проверю позже. Только я не нахожу, каким образом задать FCLK вместо данных. Не снаружи же переключать?
АЦП у меня один был бы. В нем и так 4 входа.
Сейчас рассматриваю альтернативные решения. Шариковых корпусов боюсь.


Спасибо. Я уже все, что можно, скачал. Теперь скачу по документам, как лось по кукурузе.
Ага, шаблон-то сам АЦП выдаст, когда запрограммирую. Тот, который умеет. Этот умеет.

Ничего переключать не надо. Этот АЦП следующие выходы: 8 линий данных, FCLK (frame clk), LCLK. (все дифф. сигналы).
Трудно в ФПГА сделать 9 SERDESов?

Ага, сообразил. 8 входов я в одной мегафункции сделал. Они же потом в виде 64-битовой шины в память пойдут. А биты от 9-го канала в память записывать не надо, а выдавать для проверки сдвига.
Да и зачем, если АЦП может выдать шаблон?
А еще боюсь не найти генератор на 1 GHz.

есть и такой, допустим фирмы Abracon. С digikey.com или посредники, кто с ними работает, у вас присутствуют.

Как у Алтеры производится установка битклока в центр данных?

Эта подстройка (калиброрвка)?

ФАПЧ используется, в ней и создаются такты на бит и на все слово. А фазу можно выбрать из 8 вариантов (в документации видел 16, наверное, для другого семейства). Так что на любой бит сдвинуться можно. Ну а попасть в нужное место одного бита - похоже, никак. Задержками входных сигналов можно, наверное, подстроиться.
В Arria есть DPA - подстройка фазы.

Кто эту подстройку выполняет?
Встроенный в SERDES автомат или пользователь сам должен организовать этот процесс подстройки
посредством внешнего автомата?

Вы про DPA спрашиваете? Судя по тому, что в Мегавизарде есть 3 страницы установок DPA, и есть, к примеру, Use 'rx_dpa_locked' output port, все делается автоматом. Поскольку Arria сейчас применять не планирую, не изучаю.

Есть еще такие же, но 12 разрядные АЦП, serial LVDS, например HMCAD1520. 12бит/640 Mhz.
С помощью Алтеры можно принять 12бит данные?

640 Мегасамплей? Можно. В визарде задается к-т десериализации, и все.
Но задача стоит 1 ГВыб/с.

Да 12bit/640 MSPS, так вроде коэффициент десериализации max =10.

Здесь нужно =12.

Да, больше 10 не получается задать. Но при такой частоте 640 МГц можно уже и вручную принять бит за битом, автоматом то есть.