Литография одинаковая. А вот профиль легирования и материал немного разные могут быть. Не даром, транзисторы у Стратиксов явно быстрее по скорости переключения. Штучно, можно подгонять каждый. Массово, с одинаковой прошивкой, работать не будет. Для таких случаев нужно иметь запас, а не разгон.

Мне штучно и нужно. На данном этапе, буквально, один.
Но, как обычно, я перебираю несколько вариантов. Конкретно, поставить 2 недорогих 500 МВыб/с АЦП и тактировать их противофазно, поменяв полярность дифференциальных тактовых сигналов. И генератор легко находится, и ПЛИС можно проще взять.

То есть, от HMCAD1511 Вы отказались? Генератор можно на синтезаторе сделать. Тоже проблему нашли. Дешевые АЦП с хорошим согласованием второй, третьей и четвертой зон Найквиста. Ну ну...

Зачем они мне, эти зоны? Там пусто.

Так Вы 0... 250 оцифровываете. Я то думал 0... 500 с отсечкой зеркалок... тогда от Hittite необоснованно дорогой АЦП.

Не сказал бы, что дорогой. На сайте AD $37.68 при партии 1000 шт.
К примеру, ADC08D500 от TI стоит $137.

При попытке gate симуляции ModelSim выкидывает такие ошибки:

Я, как обычно, задаю только позитивную ножку LVDS в проекте, а негативную Quartus сам цепляет. А как можно задать обе ноги? Пользуюсь атрибутами:


Описал все порты явно (убрал .*), вроде, симулируется. Только, как и ожидал, принятые данные не соответствуют отправленным.

А вот возьму и 2 HMCAD1511 поставлю! Нажмите для просмотра прикрепленного файла Подам такты в противофазе, если не 1 ГГц, так хоть 500 МГц. С двух АЦП получу 1 ГВыб/с, а если повезет, то и все 2. Только как их запустить синхронно...
А еще у них нет опорного напряжения.

Блин. У этого АЦП внутри 4 штуки АЦП. На вход надо несколько ГГц подавать. Синхронизация на борту тоже имеется. Два кристалла будут работать как угодно. Внутренняя синхронизация каждого живет своей жизнью.

С 1Гбитом/сек должны справиться относительно недорогие Artix-7 при использовании dynamic phase-alignment, но корпуса у них только шариковые.

У Altera есть такого же порядка стоимости Arria, и тоже с шарами.

Corner, что делать? У этих АЦП есть некий сброс. Может, и удалось бы запустить одновременно.
Если речь о тактах, то несколько ГГц подавать не надо, всего 1. А в двухканальном режиме - половину, в четырехканальном - четверть. Задает частоту выборок тех внутренних четырех АЦП. У него и делитель частоты внутри есть.
Но в целом, выглядит как шарлатанский продукт, столько наворочено, а чего надо, нет.

P.S. Устал я от него. Пойду в AD (Analog Devices ADC).

Смотрю по Диджикею - минимальная цена на Arria - 200$, на Artix-7-1 - 26$, Artix-7-3 - 40$(первый спидгрейд в эту задачу может не подойти). Существенная разница в цене, IMHO .

Вот фрагмент из datasheet Artix-7
Нажмите для просмотра прикрепленного файла
Что-то такое же и у Cyclone V. В SDR режиме не примет 1 GHz. А как там эти SERDES работают, я не скоро докопаюсь. Не применял никогда Xilinx.
А времени 0.
В будущем пойду на Xilinx.

Так HMCAD1511 отдаёт только DDR. У Cyclone5 максимальная частота для приёмника указывается 875МГц, насколько я понимаю, несмотря на то, что тактовые деревья позволяют больше, он не может выдержать все необходимые временные ограничения для более высоких частот. Всё-таки управляемые калиброванные линии задержки с шагом 40 пс в Artix-7 - это хорошая штука.

Я уже снова с HMCAD1511 (или 1520) и Artix-7.
SDR или DDR - это относительно тактовой битовой частоты определяется. А если она не используется, а только байтовая (в SERDES), то и разницы никакой.
Следовательно, и Cyclone V и Artix-7 подходят для приема данных с HMCAD1511. Но Artix дешевле.

Меня xapp585 напугало, но увидел текст и отлегло.
Only the slowest speed grade (-1) is shown in Table 2 and Table 3.
Нажмите для просмотра прикрепленного файла

именно МГц, не Мбит/с?

Receiver fHSDR (data rate) SERDES factor J =4 to 10 875 Mbps

SERDES factor J = 1 to 2, uses DDR registers (66)

(66) The maximum ideal data rate is the SERDES factor (J) × PLL max output frequency (fout), provided you can close the design timing and the signal
integrity simulation is clean. You can estimate the achievable maximum data rate by performing link timing closure analysis. You must consider the
board skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.

и как вы туда 1 Гбит/с собираетесь затолкать?

Собирался. Чудом. В расчете на вторую строку.
Уже Atrix-7 занял место. В нем тоже пока не понятно.

Не дочитал даташит. Но, обычно, частота клока на фазировщик больше, чем на АЦП. И кратный делитель с линией задержки на защелках. Вся эта песня настраивается на заводе и двух одинаковых АЦП не бывает. Предлагаю поставить нормальный АЦП от TI и ПЛИС с аппаратными последовательными интерфейсами. Берите АЦП с JESD204 и ПЛИС с GT.

Что-то не пойму, как в Vivado принять сигналы с HMCAD1511.
SelectIO использовать, что ли? А как задать тактовую частоту FCLK, которая сопровождает байт (не бит, LCLK)?
Вообще, пока не могу въехать в эту Vivado.

Они по 200-300 долларов стоят. Непозволительно.

Почти точно эта задача детально рассмотрена в xapp524, причём в Kintex-7 они принимают до 1600Mbit/s.

Спасибо, Timmy! Качаю, читаю.

О, книжку нашел.
http://www.xilinx.com/publications/archive...ks/serialio.pdf