реклама на сайте
подробности

 
 
> ISE 14.7 rom 2port, вместо одной банки рисует две.
bogaev_roman
сообщение Aug 8 2016, 08:23
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 088
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Описал для virtex6 чтение по двум портам на verilog из rom:
Код
reg [11:0] rom [2**10-1:0];
reg signed [11:0] output_data_sin,output_data_cos;
initial
      $readmemh("../sin_table.txt", rom, 0, 1023);

always @(posedge clk) begin
    output_data_sin <= rom[addr_sin_s];
    output_data_cos <= rom[addr_cos_s];
    end

В planahead после разводки наблюдаю две банки памяти. Собрал корку и подключил ее вместо этого описания:
Код
wire signed [11:0] output_data_sin,output_data_cos;
rom_2port rom(
.clka(clk),
.addra(addr_sin_s),
.douta(output_data_sin),
.clkb(clk),
.addrb(addr_cos_s),
.doutb(output_data_cos)
);

Функционал тот же, но банк один. Что я не так сделал?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 15:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01366 секунд с 7
ELECTRONIX ©2004-2016