Вы 50 Ом посмотрите цифры сперва.



Если это вопрос "общий": у цинков с ддр4 очень большая скорость, гораздо больше чем у вас - ерундой всякой уже не набалуешься Там подбор материалов и расчет стека(а также крайне желательно- прогон на анализ целостности сигналов) имеют абсолютно критическое значение. Причем с такими скоростями либо обратное сверление либо HDI вас не минует.

В альтии для BackDrill приходиться создавать фейковые диаметры отверстий и потом править drill файл, очень нудно.
Кстати, стек формируем с учетом требований завода к BackDrill. Действительно, при формировании стека в первую очередь надо налаживать контакт с заводом или посредником завода.

Сообщение отредактировал KapitanYtka - Aug 15 2016, 15:50

Ничего не понял насчет "фейковых диаметров", но обратное сверление в альтиуме как таковое не реализовано- все имеющиеся способы их задать это гимор, костыли и магия. Из-за этого и нескольких других вещей(в основном- после того как увидел обновление 17.2) стал переезжать на аллегро, и это при том что у меня куплена лицензия и подписка Впрочем это уже оффтоп

Но надо конечно отметить важный факт: если кто-то соберется разводить кастомный дизайн с тем же цинком и ддр4(без копипастов с референса) в альтиуме, то пусть сразу готовит валокордин

Позволю себе влезть в диалог: думаю, KapitanYtka об этом и говорит. Имеется ввиду, что нет простого способа отметить виасы для обратного сверления, поэтому ставятся фейковые виасы специфичного диаметра (0.0123 например) одновременно с нормальными, и в сопроводительном письме на гербера помечается, мол, для виасов 0.0123 сделать обратную сверловку.
EvilWrecker а что напугало в версии 17.2?

upd: кто-нибудь знает как загнать оффтопик под кат?

Сообщение отредактировал UnDerKetzer - Aug 15 2016, 17:09

Понятно, это та магия о которой я говорил- в таком случае вопросов нет.



Ничего В алллегро 17.2 масса прекрасных доработок, из них больше всего порадовало изменение интерфейса псб редактора, редактор падстека, новый механизм подавления неиспользуемых падов ну и конечно же механизм работы с шейпами. Первое и последнее пожалуй наибольшее впечатление произвело- люблю удобные интерфейсы, в этом смысле сравниваю свои ощущения с солидворксом(который, не побоюсь этого слова, король юзабилити). Подчернку, что именно "ощущения"- назначение программ то разное.

Без backdrill совсем никак?

Никак Не те скорости чтобы экономить.

Рискую встрять в неблагодарную дискуссию, но много ли вы видели HDI/backdrill на ширпотребовских материнских платах с DDR4? Или на видеокартах с GDDR5?
То же самое касается выбора stackup под конкретный завод. Не знаю, сколько усилий вкладывается в референсы, но с них потом делаются миллионные тиражи десятками фирм на десятках заводов.

.
Смотря какие скорости В зависимости от этого пункта и упаковки видел и "с" и "без".



Если мне память не изменяет(спецификацию не сильно помню) GDDR5 это по сути DDR3 но с существенно большей шириной шины- чем собственно и берет свои задачи, а не частотой.



Там с этим еще жестче- привязка 100%.

Типовая частота обычно DDR4-2400.
Насчет GDDR5 - ширина шины там большая внутри. Снаружи - 32бита, до 7ГГц QDR. Клоки до 3,5ГГц по плате ходят.

Если будет/есть возможность поинтересуйтесь куда и на что идут платки нвидии сделанные по IPC Class 3, почему некоторые даже лоукост планки памяти имеют глубину ревизии скажем К5(особое внимание на чейнджлог), что важнее интелу/амд -настольные процы или серверные и т.д. Тут не все настолько просто- большего к сожалению не могу сказать.

И также повторюсь - все зависит от скорости и упаковки(компонентов на плате), если вы выжимаете полную скорость из того же ддр4, то строго обратное сверление или HDI. GDDR5 как таковой это из другой оперы пример, там даже в разводке разница колоссальная:

GDDR5 does not require delay matching for writes and reads. This is advantageous for
the signal routing between the memory controller and the memory device.
The figure below compares the DDR3, DDR4, and GDDR3 signal routing topologies to
GDDR5 signal routing topologies. The DDR3, DDR4, and GDDR3 signal routing attempts
to achieve equal trace lengths for all signals that maintain the phase relationship
between the data and the strobe, resulting in low pin-to-pin skew.
The data interface does not require this type of trace length matching. The skew between
the data and the clock is compensated by the write and read data training. The
advantage is a wider data eye resulting from a larger PCB area. This creates larger spacing
between adjacent data lines and reduces cross talk and jitter

ПС. Дабы не сложилось впечатление ухода от ответа - взгляните на документ

Тоже рискую повториться, но что такое полная скорость? А что не полная?
Пока ни разу не попадался бэкдрил на памяти, ни в бытовых платах (те вообще выглядят будто сделаны из г*вна и палок - но работают), ни в серверных. Наверное, там скорость не полная...
Неоднократно видел бэкдрил в телекоме, но только на мультигигабитных линках (чаще только на тех, что идут на внешний разъем).

Дык, риск дело благородное Имелась в виду типовая ситуация когда была заложена скорость скажем 2400, на запустить стабильно(или даже вкл/вкл) не удалось, в итоге задаунгрейдили то скажем 1066 или того меньше.



Бытовые девайсы выглядят как говно потому что им и являются Тут что забавно, основная работа- симуляция целостности сигналов: в процессе экономии, многие правила разводки опускаются в угоду цене, и соответственно для получения рабочего результата платку симулируют вдоль и поперек. В итоге получают девайс который удовлетворительно работает при заданном сценарии использования.



Если ширпотреб- то там не только обратного сверления нет . Если серьезное- есть не только оно.



А там как правило все по уму делают изначально- риски большие и ответственность еще выше: грязь не пропускается практически.

Т.е разговор к чему: сравнивать говно/ширпотреб с "нормальными" изделиями не вполне правильно.

Имхо, разъем памяти вносит дополнительные ухудшения, поэтому модули приходится вытягивать за уши с помощью бэкдрилла.
Когда только чипы - жить легче.

Это так, но опять же зависит от ситуации- вот скажем во вложении две картинки: типовой и не очень случай. Если с первым все понятно- это мэйнстрим и вообще избитый дизайн, то второй отличается от него кардинально. Если еще ввести одно важно условие- общая площадь топ и бот равна(почти, 99%) сумме площадей всех компонентов(т.е наружные слои чисто компонентные), то тут сразу HDI ELIC, обратное сверление не работает. Впрочем до этого дойти надо: абсолютно подавляющее число псб дизайнеров и дизайн бюро не справятся даже с такой расстановкой компонентов, не говоря уже о разводке